有异步缓存的双倍速动态随机存取存储器控制装置及方法制造方法及图纸

本发明专利技术是一种有异步缓存的双倍速动态随机存取存储器控制装置及方法，装置包括仲裁器、控制器接口和存储器控制器。仲裁器检测其读写请求标志寄存器是否为零，非零且写缓存不满则向控制器接口写缓存发写控制信号，否则继续检测，同时检测控制器接口读缓存，读缓存中有数据则发送读信号；控制器接口写缓存根据仲裁器输出信号缓存读写请求的地址、命令和写操作数据；控制器判断有无读写命令，有则确定存储区和行的数量并打开所需访存存储区和行，再发读写命令，向存储器写入或读出数据；判断是否将该请求处理完，是检查有无刷新请求，有则进入刷新状态，经过刷新回到等待并处理数据，否则检测有无新请求，有则关掉存储区并处理新请求，无则等待。

【技术实现步骤摘要】

本专利技术属于数字图像编解码
，具体地说，是一种。
技术介绍
现有的通用双倍速同步动态随机存取存储器(double data ratesynchronous dynamic random access memory简称ddr sdram)的控制器普遍存在控制效率不高的问题。解决这一问题的一种解决办法，是提高一个读写命令之后连续读写的数据(BL，burst_length)，比如采用BL＝4，BL＝8，或者是整页(full-page)，即一次读取一行的数据。在地址分布比较规律，比如连续读写同一个ddr sdram行的情况下，这种方式可以将ddr sdram的工作效率提高到90％以上。但是BL跟ddrsdram的应用环境直接相关，比如高清晰度视频解码系统，由于地址访存的随机性和外部总线宽度的要求，burst length必须等于2。因此，在视频解码系统中，现有的ddr sdram控制器实现方式会造成低效率而成为系统的瓶颈，因此找到一种满足高清晰度视频系统数据访存吞吐率要求而又占用硬件资源较少的ddr sdram控制器的实现方式就成为很重要的任务。
技术实现思路
针对上述现有技术中存在的问题，本专利技术的目的在于提供一种，以实现高效率的数据存取，最大可能地利用存储器ddr sdram的数据带宽，提高数据吞吐率，满足高清晰度视频解码对大数据量存取操作的需求。为完成上述专利技术目的，本专利技术采用的技术方案是一种有异步缓存的双倍速动态随机存储器控制装置，包括下列部件仲裁器，它分别连接各客户模块和存储器控制器接口的写缓存与读缓存，用于根据客户模块读写请求的请求优先级别确定该服务哪一个模块的请求，产生各个客户模块的读写应答与读写结束等接口信号和控制器接口中写缓存与读缓存的读写控制信号，对客户模块读写请求的数据进行输入输出服务；控制器接口，它连接仲裁器和存储器控制器，包含写缓存和读缓存两个异步先进先出队列，用于根据仲裁器的输出信号缓存读写请求的地址、命令和写操作的数据及缓存从ddr sdram返回的读数据；控制器，用于按照存储器逻辑功能时序，产生存储器的接口控制信号，根据读写缓存的状态和请求的性质确定存储器的存储区和行的数量打开所需访存的存储区和行，向存储器写入或读出数据。所述的仲裁器确定请求的优先级为显示输出＞读请求＞写请求。所述仲裁器内部有读请求标志暂存先进先出队列，用于临时存放读请求的标志和读请求的数据个数。所述存储器为两片改良的球栅点阵封装的1M×32比特位×4存储区存储器，其行地址和列地址是复用的，行地址有13位，列地址有8位。所述的存储方器的存储方式为一个存储区的一个行内存放2×4个宏块。一种有异步缓存的双倍速动态随机存取存储器的控制方法，包括以下步骤 步骤1、仲裁器检测其读写请求标志寄存器是否为非零，非零且写缓存不满时则向存储器控制器接口的写缓存发送写控制信号，否则继续检测，同时检测存储器控制器接口的读缓存，若读缓存中有数据，则发送读信号；步骤2、存储器控制器接口的写缓存根据仲裁器的输出信号缓存读写请求的地址、命令和写操作的数据；存储器控制器接口中的读缓存受从双倍速动态随机存储器返回的数据锁存信号驱动，缓存双倍速动态随机存储器送回的读数据；步骤3、控制器判断有无读写命令，有则根据该读写命令确定存储器的存储区和行的数量，首先打开所需访存的存储区和行，然后再发读写命令，向存储器写入数据或读出数据；步骤4、判断是否将该请求处理完，是检查有无刷新请求，有则进入刷新状态，经过刷新回到等待并转向步骤3，否则检测有无新的请求，有则将所有的存储区关掉，然后转向步骤3，无则在步骤4等待。上述所述步骤1进一步包括以下步骤步骤1a、仲裁器检测是否有一个服务正在进行中，若有，则继续服务当前进程，若上一个服务已结束，则检测读写请求标志寄存器是否为0，写缓存是否满，若为0或者满，则进行入下一时钟周期；步骤1b、反之若为1且不满，确定服务标志寄存器，并服务读写请求。在所述步骤1a中，服务读请求时有两个应答信号，一个是请求应答，持续一个时钟周期，一个是数据应答信号，如果控制器接口的读缓存队列中的数据的个数大于零，仲裁器就从其内部读暂存中弹出一个读写请求，将对应于该请求的数据应答信号给该读请求客户模块，并送出读数据信号到控制器接口从读缓存中取数据，直到该请求的数据全部送出，然后从读请求暂存队列中弹出下一个读请求的标志和其对应的读请求数据个数。上述所述步骤1中的仲裁器在响应读请求时不但将请求的地址送到写缓存，还将其暂存到仲裁器内部的读请求标志暂存先进先出队列中，该队列临时存放读请求的标志和读请求的数据个数。上述所述步骤1中的仲裁器在服务一个请求的第一个节拍时，将其水平方向请求个数和垂直方向请求行数同请求地址一起写入写缓存中，且只在写缓存中该请求的起始地址处有效。所述步骤4中的刷新由控制器内的刷新计数器产生，每1000个时钟周期发一次刷新请求。本具有显著的优点和积极效果。本专利技术在视频解码系统中，按照解码流水线架构的要求，对各个客户模块的数据读写请求进行合理的仲裁，控制数据的读写存取操作，完成解码系统各个模块对数据存取的请求，实现高效率的数据存取，最大可能地利用了存储器的数据带宽，满足了高清晰度视频解码对大数据量存取操作的需求。1、仲裁器按照显示输出请求＞读请求＞写请求的优先级顺序进行仲裁，尽可能早地返回读请求的数据，使从发出读请求到可以接受读数据的时间尽可能地缩短，保证了系统以流水线方式进行实时解码对数据的需求。仲裁器模块中送出请求地址的同时可以输出读数据给读请求的客户模块，使得两种操作同时进行，提高了控制效率。2、存储器控制器接口模块中读写缓存均为异步设计，使得存储器控制核心的时钟不受系统时钟的影响，这就使存储器控制器的设计可以独立化，可以控制不同频率的存储器。因此该接口具有较好的可扩展性和通用性。3、本专利技术利用了ddr sdram的四个存储区(bank)，充分利用了ddr sdram的存储空间。根据逻辑地址访问规律合理地进行了从逻辑地址到物理地址的地址映射，在满足系统数据吞吐率要求的同时降低了控制器状态机设计的难度。本专利技术尽量地减少了ddr sdram控制器同控制器接口的握手信号，使得在写缓存中有读写命令存在时，尽可能连续地发给ddr sdram控制器，尽可能减少不必要的等待状态。充分利用ddr sdram的数据带宽满足高清实时解码对较大数据量的需求，同时降低了设计的复杂性，降低了控制器的资源消耗。附图说明图1是本专利技术的结构框图；图2仲裁器的控制流程示意图；图3是仲裁器同各个客户模块的写时序示意图；图4是仲裁器同各个客户模块的读时序示意图；图5是存储器的逻辑地址到物理地址的映射结构图；图6存储器控制器的控制流程示意图；具体实施方式下面结合附图和具体实施方式对本专利技术作进一步详细。在视频解码芯片中，一共存在八个客户模块要对存储器进行读写。它们是硬件解码流水线上的八个模块。这八个客户模块分别为显示输出模块(Display feeder)、运动补偿模块(Motion compensation)、运动向量预测模块(Premv)、参考图像存储模块(Reference store)、音频解码模块(Audio)、变长解码模块(Vld)、传输流解调模本文档来自技高网...

【技术保护点】
一种有异步缓存的双倍速动态随机存储器控制装置，其特征在于，该装置包括：仲裁器，它分别连接各客户模块和存储器控制器接口的写缓存与读缓存，用于根据客户模块读写请求的请求优先级别确定该服务哪一个模块的请求，产生各个客户模块的读写应答与读写 结束等接口信号和控制器接口中写缓存与读缓存的读写控制信号，对客户模块读写请求的数据进行输入输出服务；　控制器接口，它连接仲裁器和存储器控制器，包含写缓存和读缓存两个异步先进先出队列，用于根据仲裁器的输出信号缓存读写请求的地址、命令和 写操作的数据并缓存读数据；控制器，用于按照存储器逻辑功能时序，产生存储器的接口控制信号，根据读写缓存的状态和请求的性质确定存储器的存储区和行的数量打开所需访存的存储区和行，向存储器写入或读出数据。

【技术特征摘要】
1.一种有异步缓存的双倍速动态随机存储器控制装置，其特征在于，该装置包括仲裁器，它分别连接各客户模块和存储器控制器接口的写缓存与读缓存，用于根据客户模块读写请求的请求优先级别确定该服务哪一个模块的请求，产生各个客户模块的读写应答与读写结束等接口信号和控制器接口中写缓存与读缓存的读写控制信号，对客户模块读写请求的数据进行输入输出服务；控制器接口，它连接仲裁器和存储器控制器，包含写缓存和读缓存两个异步先进先出队列，用于根据仲裁器的输出信号缓存读写请求的地址、命令和写操作的数据并缓存读数据；控制器，用于按照存储器逻辑功能时序，产生存储器的接口控制信号，根据读写缓存的状态和请求的性质确定存储器的存储区和行的数量打开所需访存的存储区和行，向存储器写入或读出数据。2.根据权利要求1所述的所述的有异步缓存的双倍速动态随机存储器存储器控制装置，其特征在于，仲裁器确定请求的优先级为显示输出＞读请求＞写请求。3.根据权利要求1所述的所述的有异步缓存的双倍速动态随机存存储器控制装置，其特征在于，所述仲裁器内部有读请求标志暂存先进先出队列，用于临时存放读请求的标志和读请求的数据个数。4.根据权利要求1所述的所述的有异步缓存的双倍速动态随机存储器控制装置，其特征在于，所述存储器为两片改良的球栅点阵封装的1M×32比特位×4存储区存储器，其行地址和列地址是复用的，行地址有13位，列地址有8位。5.根据权利要求4所述的所述的有异步缓存的双倍速动态随机存储器控制装置，其特征在于，所述的存储方器的存储方式为一个存储区的一个行内存放2×4个宏块。6.一种有异步缓存的双倍速动态随机存储器的控制方法，其特征在于，该方法包括以下步骤步骤1、仲裁器检测其读写请求标志寄存器是否为非零，非零且写缓存不满时则向存储器控制器接口的写缓存发送写控制信号，否则继续检测，同时检测存储器控制器接口的读缓存，若读缓存中有数据，则发送读信号；步骤2、存储器控制器接口的写缓存根据仲裁器的输出信号缓存读写请求的地址、命令和写操作的数据；存储器控制器接口中的读缓存受从双倍速动态随机存储器返回的数据锁存信号驱动，缓存双倍速动态随机存储器送回的读数据；...

【专利技术属性】
技术研发人员：解晓东，吴迪，贾惠柱，生滨，郑俊浩，张鹏，邓磊，张力，张帧睿，王忠立，高文，
申请(专利权)人：展讯通信上海有限公司，
类型：发明
国别省市：31[中国|上海]