高频同步半导体器件中的等待时间控制装置和方法制造方法及图纸

一种用于控制同步半导体器件中的等待时间的装置，包括：第一计数块，计数第一时钟信号的循环以由此产生第一二进制码；第二计数块，计数第二时钟信号的循环以由此产生第二二进制码，其中所述第二时钟信号通过将所述第一时钟信号延迟预定延迟量而获得；以及码比较块，用于响应于命令而存储所述第二二进制码，并比较所述第一二进制码与所述第二二进制码，以由此产生等待时间控制信号。

【技术实现步骤摘要】

本专利技术是关于半导体器件中的等待时间(latency)控制装置及方法；并且，更具体地，涉及这样的装置及方法，用于通过减小同步半导体器件中的信号延迟而较快地产生等待时间控制信号以便改善高频条件下同步半导体器件的操作速度。
技术介绍
在同步半导体存储器件中，数据是与由外部器件供应的时钟信号同步输入或输出的。这样，在包括同步半导体存储器件的常规系统中，控制器可在将诸如读取指令的命令输入到该同步半导体存储器件中之后，设置从该同步半导体存储器件输出有效数据的预定时序。上述输出有效数据的预定时序涉及该同步半导体存储器件的等待时间。在DRAM规范中，有作为AC参数的多个等待时间以便确保DRAM的输出值改变及DRAM操作步骤发生在准确或正确的时间。特别地，作为AC参数之一的CAS等待时间指的是在读取指令输入到同步半导体存储器件后，直至响应于该读取指令而输出有效数据的时段。在此，CAS等待时间的单位是外部时钟信号的一个循环，即tCC。例如当CAS等待时间为2时，对应于读取指令的数据应当在自输入该读取指令至同步半导体存储器件的时序的外部时钟信号的两个循环后输出至外部器件。换言之，如果同步半导体存储器件收到读取指令及地址，则该同步半导体存储器件响应于该地址而感测数据，且在预定时间后，即在对应于CAS等待时间的预定值的外部时钟信号循环后，输出所感测的数据。为了实现前述操作，所述同步半导体存储器件包括用于产生优选等待时间控制信号的等待时间控制单元，所述优选等待时间控制信号被用于在多个等待时间的预定值下正常执行该同步半导体存储器件的操作，所述多个等待时间例如为CAS等待时间(CL)、加法等待时间(AL)及写入等待时间(WL)。图1为时序图，描述低频下的常规同步半导体器件的等待时间控制操作。如所示，图1示出外部时钟信号ECLK的循环超过5纳秒的情况下的等待时间控制操作。如果读取命令RD_CMD在外部时钟信号ECLK的预定上升沿输入到该常规同步半导体器件，则在自该预定上升沿的预定读取延迟时间tREAD后，内部读取控制信号INT_READ被激励。该内部读取控制信号INT_READ是一种用于指示常规同步半导体器件以读取模式操作的控制信号。内部读取控制信号INT_READ响应于所输入的读取命令RD_CMD被使能，然后在预定时间后被禁止。此外，所述常规同步半导体器件包括延迟锁定环块(以下称为DLL)，用于以与外部时钟信号ECLK同步的时序输出一输出数据DQ。延迟锁定环块DLL响应于外部时钟信号ECLK而产生DLL时钟信号CLK_DLL。具体地，DLL时钟信号CLK_DLL的相位领先于外部时钟信号ECLK的相位，原因在于应当配置传输自单位单元(unit cell)输出的数据的数据输出路径具有预定延迟量。通常，DLL时钟信号CLK_DLL与输出数据DQ间的相位差被表示为数据输出延迟(以下称为tDLL)。参考图1，因输出数据DQ与外部时钟信号ECLK同步，数据输出延迟tDLL可被视为DLL时钟信号CLK_DLL与外部时钟信号ECLK的上升沿之间的时序差。在如图1所示的低频下操作的常规同步半导体器件中，因数据输出延迟tDLL比外部时钟信号的一个循环tCC相对短，可防止DLL时钟信号CLK_DLL的相位领先于内部读取控制信号INT_READ的相位。如果CAS等待时间(CL)为1，则输出数据DQ在内部读取控制信号INT_READ的激励期间，在DLL时钟信号CLK_DLL的上升沿被锁存；并在内部读取控制信号INT_READ的激励期间，在外部时钟信号ECLK的上升沿通过数据引脚而输出。结果，输出数据DQ与外部时钟信号ECLK的下一个上升沿同步，即自读取命令输入时序、例如当所输入的读取命令RD_CMD被输入时外部时钟信号ECLK的上升沿的一个循环后。同样，参考图1，如果CAS等待时间(CL)超过1，则在内部读取控制信号INT_READ的激励期内，在自读取命令的输入时序的CL-1个循环的上升沿后，在DLL时钟信号的上升沿锁存输出数据DQ。换言之，在自读取命令输入时序移位外部时钟信号ECLK的CL-1个循环的时序处激励内部读取控制信号INT_READ，然后在自读取命令输入时序的外部时钟信号ECLK的CL个循环后输出所述输出数据DQ。例如，如果CAS等待时间(CL)为2，则在自读取命令输入时序的一个循环后激励内部读取控制信号INT_READ。在激励内部读取控制信号INT_READ后，在DLL时钟信号DLL_CLK的上升沿锁存输出数据DQ。在此，由于输出数据DQ在自读取命令输入时序的两个循环被同步化，因此满足了CAS等待时间为2。如以上所述，在低频下的常规同步半导体器件中，等待时间控制并不困难。但随着同步半导体器件的操作速度的提高，即同步半导体器件在较高频率条件下操作，等待时间控制变得较为困难。图2为时序图，描述用于在高频下的另一个常规同步半导体器件的等待时间控制的操作。如所示，图1示出外部时钟信号ECLK的一个循环小于5纳秒的情况下的等待时间控制操作。由于所述同步半导体器件在较高频率条件下操作，因此外部时钟信号ECLK的周期较短。另一方面，不考虑同步半导体器件的操作速度就不能自由控制读取延迟时间tREAD及数据输出延迟tDLL。因此在这种情况下，出现了DLL时钟信号DLL_CLK的上升沿领先于内部读取控制信号INT_READ的上升沿的情况。如果DLL时钟信号DLL_CLK的上升沿领先于内部读取控制信号INT_READ的上升沿，则DLL时钟信号DLL_CLK被延迟一预定时间，以便将内部读取控制信号INT_READ延迟外部时钟信号ECLK的预定循环。即，内部读取控制信号INT_READ是基于经延迟的DLL时钟信号DLL_CLK来激励的。参考图2，描述了当CAS等待时间(CL)为4时同步半导体器件的操作。为了满足CAS等待时间(CL)为4的条件，同步半导体器件另外产生第一延迟时钟信号clkoe10及第二延迟时钟信号clkoe20。这里，第一延迟时钟信号clkoe10是通过将DLL时钟信号CLK_DLL延迟第一延迟时间tDLY1而内部产生的，而第二延迟时钟信号clkoe20是通过将DLL时钟信号CLK_DLL延迟第二延迟时间tDLY2而内部产生的。接着，在第一延迟时钟信号clkoe10的第一上升沿锁存内部读取控制信号INT_READ，以由此产生第一输出使能信号oe10，其比内部读取控制信号INT_READ更晚激励。第一输出使能信号oe10具有与内部读取控制信号INT_READ相同的周期。为了产生第二输出使能信号oe20，在第二延迟时钟信号clkoe20的第二上升沿锁存第一输出使能信号oe10。结果，具有与第一输出使能信号oe10相同的周期的第二输出使能信号比第一输出使能信号oe10更晚激励。此外，第二输出使能信号oe20由DLL时钟信号CLK_DLL锁存，以由此产生等待时间控制信号Late_con。结果，等待时间控制信号Late_con的周期与内部读取控制信号INT_READ的周期相同。此外，该等待时间控制信号Late_con比内部读取控制信号INT_READ晚预定的循环，例如图2的三个循环3tCC。如果在等待时间控制信号Late_con的使能期间，输本文档来自技高网...

【技术保护点】
一种用于控制同步半导体器件中的等待时间的装置，包括：第一计数块，用于计数第一时钟信号的循环，以由此产生第一二进制码；第二计数块，用于计数第二时钟信号的循环，以由此产生第二二进制码，其中所述第二时钟信号通过将所述第一时钟信号延迟预定延迟量而获得；以及码比较块，用于响应于命令而存储所述第二二进制码，并将所述第一二进制码与所述第二二进制码相比较以由此产生等待时间控制信号。

【技术特征摘要】
KR 2004-12-30 10-2004-01164491.一种用于控制同步半导体器件中的等待时间的装置，包括第一计数块，用于计数第一时钟信号的循环，以由此产生第一二进制码；第二计数块，用于计数第二时钟信号的循环，以由此产生第二二进制码，其中所述第二时钟信号通过将所述第一时钟信号延迟预定延迟量而获得；以及码比较块，用于响应于命令而存储所述第二二进制码，并将所述第一二进制码与所述第二二进制码相比较以由此产生等待时间控制信号。2.如权利要求1的装置，其中如果所述第一二进制码与所述第二二进制码相同，则产生所述等待时间控制信号。3.如权利要求1的装置，其中自延迟锁定环输出的第一时钟信号比外部时钟信号领先第一时段；而所述第二时钟信号比所述外部时钟信号滞后第二时段。4.如权利要求3的装置，进一步包括延迟块，用于将所述第一时钟信号延迟所述预定延迟量以产生所述第二时钟信号的，其中所述预定延迟量将所述第一时段加到所述第二时段。5.如权利要求4的装置，其中所述第一时段为所述第一时钟信号与响应于所述命令而输出的输出数据间的时隙；而所述第二时段为所述命令与响应于所述命令而产生的内部命令间的时隙。6.如权利要求4的装置，其中所述延迟块包括触发器，用于接收所述第一时钟信号，以由此产生启动信号；复制延迟，用于接收所述启动信号，以通过将所述启动信号延迟所述预定延迟量而产生使能信号；以及逻辑门，用于接收所述外部时钟及所述使能信号以产生所述第二时钟信号。7.如权利要求6的装置，其中所述码比较块包括移位寄存器，用于响应于每个内部命令而产生多个内部数据指令，每个具有不同的相位；多个子比较单元，每个用于响应于对应的内部数据指令及对应的标志信号来比较所述第一二进制码与所述第二二进制码，以由此在所述第一与第二二进制码相...

【专利技术属性】
技术研发人员：金始弘，尹相植，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：KR[韩国]