【技术实现步骤摘要】
本专利技术一般涉及半导体存储器件，特别是涉及装备有多个端口的半导体存储器。
技术介绍
多端口存储器，它们是装备有多个端口的半导体存储器，可以分成不同的类型。当下文中使用术语“多端口存储器”时，它指的是具有多个端口的存储器，该多端口存储器允许从任何一个端口独立地存取到一个公共存储器阵列。这样一个存储器可以有一个A端口和一个B端口，并允许对于公共存储器阵列从与A端口链接的CPU和从与B端口链接的CPU独立地进行读/写操作。一个多端口存储器装备有一个称为判优器的判优电路。判优器确定从多个端口接收的各存取要求的优先权，存储器阵列的控制电路根据确定的优先权一个接一个的进行存取操作。例如，一个存取要求越早到达一个端口，就会给予该存取越高的优先权。在这种情形中，因为随机地从多个接口存取存储器阵列，所以在执行了读或写的存取操作后需要立即使存储器阵列复位，从而保证存储器阵列已经为下一次存取作好了准备。即，如果响应一个来自一个给定端口的存取使一条字线保持在一个选出的状态，和如一般在DRAM中使用的列存取操作中那样连续地动移各列地址以便读出连续的数据，则在该操作期间来自另一个端口的...
【技术保护点】
一种半导体存储器件，包括：数量为Ｎ的多个外部端口，每个外部端口都接收指令，内部电路，它在输入到一个外部端口的各指令的最小时间间隔期间至少执行Ｎ次存取操作，判优电路，它确定指令执行次序，所述内部电路以该次序执行输入到Ｎ 个相应外部端口中的多个指令；地址比较电路，它确定在输入到Ｎ个相应外部端口中的多个指令中是否存在两个或多个存取同一地址的指令；和信号输出电路，它响应于存在两个或多个存取同一地址的指令的情况将预定信号输出到器件外部。
【技术特征摘要】
JP 2000-12-20 387891/2000;JP 2000-12-27 398893/2001.一种半导体存储器件，包括数量为N的多个外部端口，每个外部端口都接收指令，内部电路，它在输入到一个外部端口的各指令的最小时间间隔期间至少执行N次存取操作，判优电路，它确定指令执行次序，所述内部电路以该次序执行输入到N个相应外部端口中的多个指令；地址比较电路，它确定在输入到N个相应外部端口中的多个指令中是否存在两个或多个存取同一地址的指令；和信号输出电路，它响应于存在两个或多个存取同一地址的指令的情况将预定信号输出到器件外部。2.如权利要求1所述的半导体存储器件，进一步包括信号输入电路，它从器件外部接收预定信号；和一个模寄存器，它指示主操作模式和从操作模式中的任何一种模式，其中响应于由所述模寄存器指示的主操作模式激活所述信号输出电路，并响应于由所述模寄存器指示的从操作模式激活所述信号输入电路。3.如权利要求2所述的半导体存储器件，其中所述判优电路响应于当所述模寄存器指示从操作模式时所述信号输入电路接收来自器件外部的预定信号的情况改变指令执行次序。4.如权利要求3所述的半导体存储器件，其中提供正常操作模式和连续操作模式，正常操作模式实施行选择的操作、与单个指令对应的操作和在单个内部操作周期内的预充电操作，连续操作模式实施行选择的操作、与多个指令对应的连...
【专利技术属性】
技术研发人员：松崎康郎，铃木孝章，山崎雅文，川崎健一，鎌田心之介，
申请(专利权)人：富士通微电子株式会社，
类型：发明
国别省市：JP[日本]
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