【技术实现步骤摘要】
本专利技术涉及一种移位寄存电路，特别是涉及一液晶显示器的驱动电路。
技术介绍
图1所示为一传统移位寄存电路的电路结构，其披露于美国专利US6834095中，其所示仅为单一单元的移位寄存电路，多个移位寄存电路单元串接一起后即可构成一完整的移位寄存电路。而根据图1所示的电路结构，(N-1)out为前级移位寄存电路输出的前级信号，(N+1)out为后级移位寄存电路输出的后级信号，而(N)out则为此移位寄存电路的输出信号。图2所示为三个耦接移位寄存电路输出端的输出信号概略图，由图中可看出两相邻移位寄存电路的输出信号部分区域彼此重叠一起，而图3所示则为此重叠区域的放大图。依此放大图，相邻移位寄存电路的输出信号约彼此重叠于11伏特，因此，当一液晶显示器使用此种移位寄存电路所形成的输出信号来分别驱动一阈值电压(threshold voltage)约为2伏特的晶体管，藉以对一数据信号进行取样时，由于耦接相邻移位寄存电路的晶体管，于输出信号重叠区域会同时开启，此种现像可能会造成取样错误。
技术实现思路
因此，本专利技术的主要目的是提供一种电路结构，其可最小化相邻移位寄存电路单元输...
【技术保护点】
一移位寄存器，由一第一信号、一第二信号、一第三信号及一第四信号所驱动，该移位寄存器至少包含：一第一晶体管，该第一晶体管的栅极端耦接该第二信号，该第一晶体管的第一源／漏极端耦接于该第三信号；一第二晶体管，该第二晶体管的栅极端耦 接该第一信号，该第二晶体管的第一源／漏极端耦接于该第一晶体管的第二源／漏极端；一第三晶体管，该第三晶体管的第一源／漏极端耦接该第二晶体管的第二源／漏极端，该第三晶体管的第二源／漏极端耦接于一低电位；一第四晶体管，该第四晶体管 的第一源／漏极端耦接该第二晶体管的第二源／漏极端，该第四晶体管的第二...
【技术特征摘要】
1.一移位寄存器，由一第一信号、一第二信号、一第三信号及一第四信号所驱动，该移位寄存器至少包含一第一晶体管，该第一晶体管的栅极端耦接该第二信号，该第一晶体管的第一源/漏极端耦接于该第三信号；一第二晶体管，该第二晶体管的栅极端耦接该第一信号，该第二晶体管的第一源/漏极端耦接于该第一晶体管的第二源/漏极端；一第三晶体管，该第三晶体管的第一源/漏极端耦接该第二晶体管的第二源/漏极端，该第三晶体管的第二源/漏极端耦接于一低电位；一第四晶体管，该第四晶体管的第一源/漏极端耦接该第二晶体管的第二源/漏极端，该第四晶体管的第二源/漏极端耦接于该低电位，该第四晶体管的栅极端耦接于该第四信号；一第一反相器，该第一反相器的输入端耦接该第三信号；一第二反相器，该第二反相器的输入端耦接该第四晶体管的第一源/漏极端，该第二反相器的输出端耦接该第四晶体管的栅极端；一第五晶体管，该第五晶体管的第一源/漏极端耦接该第一反相器的输出端，该第五晶体管的栅极端耦接于该第一晶体管的第二源/漏极端；一第六晶体管，该第六晶体管的第一源/漏极端耦接该第五晶体管的第二源/漏极端，该第六晶体管的第二源/漏极端耦接于该低电位，该第六晶体管的栅极端耦接于该第二反相器的输出端；一第七晶体管，该第七晶体管的第一源/漏极端耦接一高电位，该第七晶体管的栅极端耦接于该第五晶体管的第二源/漏极端；以及一第八晶体管，该第八晶体管的第一源/漏极端耦接该第七晶体管的第二源/漏极端，该第八晶体管的第二源/漏极端耦接于该低电位，该第八晶体管的栅极端耦接于该第二反相器的输出端。2.如权利要求1所述的移位寄存器，其中所述晶体管为NMOS晶体管。3.如权利要求1所述的移位寄存器，其中该第一信号为一时钟信号。4.如权利要求1所述的移位寄存器，其中该第二信号为一反相时钟信号。5.如权利要求1所述的移位寄存器，其中该第一信号与第二信号彼此反相。6.如权利要求1所述的移位寄存器，其中...
【专利技术属性】
技术研发人员：尤建盛，
申请(专利权)人：友达光电股份有限公司，
类型：发明
国别省市：71[中国|台湾]
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。