集成电路记忆体及其操作方法技术

本发明专利技术提供一种用于集成电路记忆体的资料汇流排电路，包括用于将记忆体与Ｉ／Ｏ区块连接的每Ｉ／Ｏ垫４位元汇流排，但是仅将每Ｉ／Ｏ两位元用于写入，而每Ｉ／Ｏ垫４位元用于读取。在输入资料闪控讯号的每个下降边缘时，可经由汇流排传输后两个位元，故毋须精确地计数输入资料闪控脉冲。此外，该资料汇流排电路可相容于ＤＤＲ１及ＤＤＲ２操作模式。

【技术实现步骤摘要】

本专利技术是关于一种集成电路，且特别是有关于一种记忆体。
技术介绍
图1绘示为一种习知DRAM(动态随机存取记忆体)。记忆体阵列110具有配置成列及行的DRAM记忆体单元，而每一记忆体单元具有串联连接的一电容器及一存取电晶体，且每一记忆体列对应于一字元线WL。为了读取记忆体，启动对应的字元线WL，且对应记忆体列的资料讯号出现于位元线BL上，其中可由感测放大器(未绘示)放大位元线讯号。Y选择电路130选择一或多个记忆体行，并将对应的位元线耦接至一通向记忆体输出端子DQ的资料路径。在写入操作中，可提供自端子DQ至记忆体阵列的反向资料路径。为了增加记忆体频宽，可自记忆体阵列110平行地预取多个资料项以在DQ端子上依序输出。举例而言，在DDR(double data rate，双倍资料率)同步DRAM中，在突发读取操作中平行地预取两个资料位元以在一时脉讯号的上升边缘及下降边缘时顺序输出(一个位元在上升边缘时提供于端子DQ上，另一位元在下降边缘时提供)。同样，在突发写入操作中，在一时脉循环的上升边缘及下降边缘时于端子DQ处串列地接收两个资料位元，且将这些位元平行地写入阵列110。记忆体内的本文档来自技高网...

【技术保护点】
一种集成电路记忆体，包括一Ｎ位元读取／写入汇流排，该汇流排将该集成电路记忆体的Ｉ／Ｏ区连接至一主记忆体介面，而该Ｎ个位元中仅有Ｍ个位元用于写入，且Ｍ小于Ｎ。

【技术特征摘要】
US 2005-7-8 11/177,5371.一种集成电路记忆体，包括一N位元读取/写入汇流排，该汇流排将该集成电路记忆体的I/O区连接至一主记忆体介面，而该N个位元中仅有M个位元用于写入，且M小于N。2.根据权利要求1所述的集成电路记忆体，其中N等于4。3.根据权利要求1所述的集成电路记忆体，其中M等于2。4.根据权利要求1所述的集成电路记忆体，更包括使用自一时脉讯号边缘开始的固定延迟来在该读取/写入汇流排上截获资料的一构件，而该时脉讯号边缘发生在与一资料闪控输入讯号脉冲相关联的每个循环后。5.根据权利要求4所述的集成电路记忆体，更包括用于交替地储存该所截获资料且将该所储存资料加上新的所截获资料驱动至一记忆体阵列以供写入的构件。6.根据权利要求4所述的集成电路记忆体，更包括用于在一储存讯号或一驱动讯号为作用时保持一截获讯号为低位准的构件。7.根据权利要求6所述的集成电路记忆体，更包括用于回应于一DDR模式组态讯号而固定该储存讯号的资料状态的构件。8.根据权利要求1所述的集成电路记忆体，更包括用于在DDR1与DDR2操作模式之间进行选择的构件。9.根据权利要求1所述的集成电路记忆体，更包括用于将一驱动讯号与行位址资讯组合以提供多数个驱动讯号的构件。10.根据权利要求1所述的集成电路记忆体，更包括用于在一DDR2操作模式中启动多数个驱动讯号的构件。11.一种操作集成电路记忆体的方法，包括在该集成电路记忆体的I/O区与一主记忆体介面之间连接一N位元读取/写入汇流排；以及将该N位元中的M个位元用于写入，其中M小于N。12.根据权利要求11所述的操作集成电路记忆体方法，其中将N选定为4。13.根据权利要求11所述的操作集成电路记忆体方法，其中将M选定...

【专利技术属性】
技术研发人员：强艾伦佛伊，史蒂夫伊顿，麦克莫瑞，
申请(专利权)人：茂德科技股份有限公司，
类型：发明
国别省市：71[中国|台湾]