交错式存储器单元阵列制造技术

本发明专利技术揭示一种在一阵列中布置一单元的方法。所述方法包括在一第一阵列中将所述单元布置复数次（６００，６０２，６０４）。还在一第二阵列中将所述单元布置复数次（６０６，６０８，６１０）。将所述第二阵列与所述第一阵列毗邻并偏离所述第一阵列一偏离距离（Ｏ↓［２］）布置。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术大体而言涉及电子电路，且更具体而言涉及半导体集成电路的几何布置效率。
技术介绍
便携式电子装置的不断普及给制造商带来了巨大挑战。电子装置不断增强的能力因成本、尺寸、重量及电池寿命等考虑因素而受到节制。这些考虑因素已使半导体的集成度越来越高。因此，便携式电子装置常常将存储器、控制功能、信号处理器、及其它电路功能嵌入于单个集成电路上。对这些便携式电子装置的进一步优化要求甚至更进一步减小几何形体尺寸及这些几何形体之间的空间。然而，减小半导体集成电路的几何形体尺寸及空间却受到目前技术水平的制造设备的限制。超出制造设备的能力来减小几何形体尺寸及空间必定会造成多层式几何形体的短路或开路状态。这些短路或开路状态往往使半导体集成电路不能工作，从而降低良率-全部半导体集成电路产品中能使用的产品的比例。因此，为努力使半导体集成电路的尺寸及成本最小化，必须使良率的降低与形体尺寸及空间的减小保持平衡。半导体集成电路制造商一直在努力优化半导体集成电路的几何形体布置以在不降低良率的情况下减小总的尺寸。例如，Fukaura等人在“用于90nm CMOS的具有高度可制造性的高密度嵌入式SRAM技术(A本文档来自技高网...

【技术保护点】
一种用以在一阵列中布置一具有至少一个晶体管的单元的方法，其包括如下步骤：在一第一阵列中将所述单元布置复数次；在一第二阵列中将所述单元布置复数次；及将所述第二阵列与所述第一阵列毗邻并偏离所述第一阵列一偏离距离布置。

【技术特征摘要】
【国外来华专利技术】US 2004-6-17 10/870,3551.一种用以在一阵列中布置一具有至少一个晶体管的单元的方法，其包括如下步骤在一第一阵列中将所述单元布置复数次；在一第二阵列中将所述单元布置复数次；及将所述第二阵列与所述第一阵列毗邻并偏离所述第一阵列一偏离距离布置。2.如权利要求1所述的方法，其中所述在一第一阵列中将所述单元布置复数次的步骤包括以交错的视像形式布置所述单元，且其中所述在一第二阵列中将所述单元布置复数次的步骤包括以交错的视像形式布置所述单元。3.如权利要求2所述的方法，其中所述第一阵列的所述交错视像不同于所述第二阵列的所述交错视像。4.如权利要求1-3中的任一权利要求所述的方法，其中所述单元为存储器单元。5.如权利要求1-4中的任一权利要求所述的方法，其中所述第一及第二单元阵列形成一阵列且其中所述阵列的一边缘由至少两个呈彼此不同的视像的不同单元限界。6.一种阵列，其包括复数个布置于一第一阵列中的第一单元；及复数个布置于一与所述第一阵列毗邻并偏离所述第一阵列的第二阵列中的第二单元，其中所述第一及第二单元中的每一单元均具有至少一个晶体管。7.如权利要求6所述的阵列，其中所述第一及第二单元中的每一单元均大致相同，且其中所述第一及第二阵列中的每一阵列中的所述单元均包括交错的视像。8.如权利要求7所述的阵列，其中所述第一阵列的所述交错视像不同于所述第二阵列的所述交错视像。9.如权利要求6-8中的任一权利要求所述的阵列，其中每一单元均包括一第一层的一几何结构且其中一第一单元的所述几何结构相对于一与一毗邻单元的所述几何结构对齐的位置偏离所述偏离距离。10.如权利要求6-9中的任一权利要求所述的阵列，其中所述阵列的一边缘由至少两个呈彼此不同的视像的不同单元限界。11.一种半导体集成电路，其包括一处理器；及一电连接至所述处理器的存储器阵列，所述存储器阵列具有复数个在一第一阵列中布置成交错视像形式的单元并具有复数个在一与所述第一阵列毗邻并偏离所述第一阵列的第二阵列中布置成交错视像形式的单元。12.一种用以在一阵列中布置一静态随机存取存储器单元的方法，其包括如下步骤在一第一阵列中将具有一由一第一层形成的几何结构的所述单元布置复数...

【专利技术属性】
技术研发人员：凯范萨德拉，狄奥多尔W休斯顿，
申请(专利权)人：德州仪器公司，
类型：发明
国别省市：US[美国]