包括写恢复时间控制电路的半导体存储装置制造方法及图纸

本发明专利技术公开了一种半导体存储装置，该半导体存储装置可以包括时钟缓冲器、命令解码器和写恢复时间控制电路。时钟缓冲器可以基于外部时钟信号产生内部时钟信号。命令解码器可以通过对外部命令信号解码来产生写命令信号。写恢复时间控制电路可以基于内部时钟信号、写命令信号和具有多位的写恢复时间控制信号在行波流水线模式下选通多个存储体预充电控制信号，产生多个选通的存储体预充电控制信号。因此，该半导体存储装置可以减少控制写恢复时间所需的触发器的数量。

【技术实现步骤摘要】

示例实施例涉及一种半导体存储装置，更具体地讲，涉及一种包括写恢 复时间控制电路的半导体存储装置和一种控制该半导体存储装置的写恢复时 间的方法。
技术介绍
同步半导体存储装置可以与外部时钟同步地输入和输出数据。因为动态 随机存取存储器(DRAM)的操作速度增大，所以在响应写命令而将数据充分写 入存储单元之前，字线(WL)会由于预充电命令而失效。在产生写命令之后， 可产生列选择线(CSL)使能信号和预充电命令。CSL使能信号的产生和预充电 命令的产生之间的时间段可称作写恢复时间(tWR)。能够控制写恢复时间的半导体存储装置可有助于确保同步半导体存储装 置的适当操作。
技术实现思路
因此，提供的示例实施例可以基本上解决由于传统技术的局限性和缺点 而存在的一个或多个问题。至少一个示例实施例提供了一种半导体存储装置，该半导体存储装置包 括写恢复时间控制电路，该半导体存储装置可以在将数据按照写模式充分地 写入存储单元中之后能够使字线失效。至少一个示例实施例提供了 一种控制半导体存储装置的写恢复时间的方 法，所述控制半导体存储装置的写恢复时间的方法可以在将数据按照写模式 充分地写入存储单元中之后能够本文档来自技高网...

【技术保护点】
一种半导体存储装置，包括：时钟缓冲器，被构造成基于外部时钟信号产生内部时钟信号；命令解码器，被构造成通过对外部命令信号解码来产生写命令信号；写恢复时间控制电路，被构造成基于内部时钟信号、写命令信号和具有多位的写恢复时间控制信号在行波流水线模式下选通多个存储体预充电控制信号，产生多个选通的存储体预充电控制信号。

【技术特征摘要】
KR 2006-11-24 10-2006-01167431、一种半导体存储装置，包括时钟缓冲器，被构造成基于外部时钟信号产生内部时钟信号；命令解码器，被构造成通过对外部命令信号解码来产生写命令信号；写恢复时间控制电路，被构造成基于内部时钟信号、写命令信号和具有多位的写恢复时间控制信号在行波流水线模式下选通多个存储体预充电控制信号，产生多个选通的存储体预充电控制信号。2、 根据权利要求1所述的半导体存储装置，其中，写恢复时间控制电路 包括主电路，被构造成基于内部时钟信号、写命令信号和写恢复时间控制信 号来产生具有多位的第一门控制信号和具有多位的第二门控制信号；多个从电路，被构造成响应第一门控制信号和第二门控制信号在行波流 水线模式下选通存储体预充电控制信号中的每个，产生选通的存储体预充电 控制信号。3、 根据权利要求2所述的半导体存储装置，其中，每个从电路包括 预充电控制信号产生电路，对存储体地址信号和自动预充电地址信号执行AND运算，产生存储体预充电控制信号。4、 根据权利要求2所述的半导体存储装置，其中，主电路包括第一延迟电路，被构造成通过将写命令信号延迟第一时间来产生第一信写恢复时间计数器，被构造成响应内部时钟信号和写恢复时间控制信号 将第 一信号延迟第二时间来产生第二信号；第二延迟电路， 一皮构造成响应第一信号产生第一门控制信号，第一门控 制信号具有与第 一信号的周期对应的相位差并且具有多位；第三延迟电路，被构造成响应第二信号产生第二门控制信号，第二门控 制信号具有与第二信号的周期对应的相位差并且具有多位。5、 根据权利要求4所述的半导体存储装置，其中，第二时间基于写恢复 时间控制信号的被启用的位来设置。6、 根据权利要求5所述的半导体存储装置，其中，写恢复时间计数器包括 多个触发器，响应写恢复时间控制信号来操作。7、 根据权利要求4所述的半导体存储装置，其中，第二延迟电路包括第一触发器，被构造成响应第一信号锁存输入端的信号，产生第一门控制信号的第一位；第二触发器，被构造成响应第一信号锁存第一门控制信号的第一位，产生第一门控制信号的第二位；第三触发器，被构造成响应第一信号锁存第一门控制信号的第二位，产 生第一门控制信号的第三位；第四触发器，被构造成响应第一信号锁存第一门控制信号的第三位，产 生第一门控制信号的第四位；第五触发器，被构造成响应第一信号锁存第一门控制信号的第四位，产 生第一门控制信号的第五位；第六触发器，被构造成响应第一信号锁存第一门控制信号的第五位，产 生第一门控制信号的第六位，其中，第 一触发器的输入端电连接到第六触发器的输出端。8、 根据权利要求4所述的半导体存储装置，其中，第三延迟电路包括 第一触发器，被构造成响应第二信号锁存输入端的信号，产生第二门控制信号的第一位；第二触发器，被构造成响应第二信号锁存第二门控制信号的第一位，产 生第二门控制信号的第二位；第三触发器，被构造成响应第二信号锁存第二门控制信号的第二位，产 生第二门控制信号的第三位；第四触发器，被构造成响应第二信号锁存第二门控制信号的第三位，产 生第二门控制信号的第四位；第五触发器，被构造成响应第二信号锁存第二门控制信号的第四位，产 生第二门控制信号的第五位；第六触发器，被构造成响应第二信号锁存第二门控制信号的第五位，产 生第二门控制信号的第六位，其中，第一触发器的输入端电连接到第六触发器的输出端。9、 根据权利要求2所述的半导体存储装置，其中，主电路包括第 一延迟电路，被构造成通过将写命令信号延迟第 一 时间来产生第 一信号；第二延迟电路，被构造成通过将第 一信号延迟第二时间来产生第二信号； 第三延迟电路，被构造成响应第一信号产生第一门控制信号，第一门控制信号具有与第 一信号的周期对应的相位差并且具有多位；第四延迟电路，被构造成响应第二信号产生第二门控制信号，第二门控制信号具有与第二信号的周期对应的相位差并且具有多位。10、 根据权利要求2所述的半导体存储装置，其中，多个从电路与多个 存储体对应。11、 根据权利要求IO所述的半导体存储装置，其中，每个从电路包括 第一选通电路，被构造成响应第一门控制信号锁存第一存储体预充电控制信号，产生第三信号；第二选通电路，被构造成响应第二门控制信号锁存第三信号，产生第一 选通的存储体预充电控制信号。12、 根据权利要求11所述的半导体存储装置，其中，第一选通电路包括 第一触发器，被构造成响应第一 门控制信号的第一位锁存第 一存储体预充电控制信号，产生第三信号的第一位；第二触发器，被构造成响应第一 门控制信号的第二位锁存第 一存储体预 充电控制信号，产生第三信号的第二位；第三触发器，被构造成响应第一门控制信号的第三位锁存第一存储体预 充电控制信号，产生第三信号的第三位；第四触发器，被构造成响应第一门控制信号的第四位锁存第 一存储体预 充电控制信号，产生第三信号的第四位；第五触发器，被构造成响应第一门控制信号的第五位锁存第一存储体预 充电控制信号，产生第三信号的第五位；第六触发器，被构造成响应第一门控制信号的第六位锁存第 一存储体预 充电控制信号，产生第三信号的第六位。13、 根据权利要求12所述的半导体存储装置，其中，第二选通电路包括: 第 一锁存器，被构造成响应第二门控制信号的第 一位锁存第三信号的第一位，产生第一选通的存储体预充电控制信号；第二锁存器，被构造成响应第二门控制信号的第二位锁存第三信号的...

【专利技术属性】
技术研发人员：金敬镐，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：KR[韩国]