闪存设备以及擦除闪存设备的方法技术

一种闪存设备，包括单元阵列以及电压提供和选择部分。该单元阵列包括多条字线，并且电压提供和选择部分被配置成在擦除操作期间产生提供给单元阵列中的字线的至少两个不同电压。

【技术实现步骤摘要】

本专利技术涉及半导体存储器，尤其涉及。
技术介绍
半导体存储器设备通常分成易失性半导体存储器设备和非易失性半导体 存储器设备。易失性半导体存储器设备的优点是读写速度快，而缺点是存储 的内容在移除电源时丟失。相比之下，即使电源关闭，非易失性半导体存储 器设备也保持存储的内容。由此，非易失性半导体存储器设备可以用于无论 是否通电都需要存储内容的应用。例如，非易失性半导体存储器设备可以包括掩膜只读存储器(MROM)、可编程只读存储器(PROM)、可擦写可编程 只读存储器(EPROM)、电可擦写可编程只读存储器(EEPROM)等。但是，在非易失性半导体存储器中，MROM、 PROM和EPROM不能由 系统自身擦除和写入，因此，普通用户难以更新所存储的内容。相反，EEPROM 能够电擦除和写入。因此，EEPROM应用的使用已经扩展到需要频繁或连续 更新的辅助存储器或系统编程(例如，闪速EEPROM )。特别地，闪速EEPROM 展现比传统的EEPROM更高的集成度，因此，特别适于大的辅助存储器应用。 NAND型闪速EEPROM (称为NAND闪存设备)允许比其他类型的闪速 EEPROM更高的集成度。闪存设备是能够根据需要来存储信息和读取存储的信息的集成电路。闪 存设备可以包括多个可重写的存储单元。每个存储单元都可存储一比特数据 或多比特数据。闪存设备已经通过高集成、容量以及芯片大小增加了功能性。近来，为了满足对大的存储器设备的需要，已经开发了能够每单元存储 多比特数据的多比特存储器设备。当在存储单元中存储一比特数据时，存储 单元可以具有两种阈值电压分布(即，与数据l或数据O相对应的阈值电 压分布)之一。当在存储单元中存储两比特数据时，存储单元可以具有四种 可能的阈值电压分布之一。此外，当在存储单元中存储三比特数据时，存储 单元可以具有八种可能的阈值电压分布之一。目前已努力每单元存储四比特数据，这进一步增加了可能的阈值电压分布的数量。在多比特闪存设备中，与2M (其中M是数据比特数量)相对应的阈值电 压分布/状态可以在有限阈值电压窗口内分布。因此，需要改进的编程和擦除 技术，以有效地编程存储单元为有限阈值电压窗口内的任一阈值电压分布。
技术实现思路
本专利技术的一个方面提供了一种闪存设备。该闪存设备包括具有多条字 线的单元阵列；以及电压提供和选择部分，其被配置成产生在擦除期间要提 供给字线的至少两个不同电压。本专利技术的另一个方面提供了一种用于擦除包括多条字线和多个存储单元 的闪存设备的方法。该方法包括产生不同的字线电压；将擦除电压施加于 存储单元的总体(bulk);以及有选择地将不同的字线电压施加于各字线。本专利技术的另 一个方面提供了 一种用于擦除包括至少两条字线的闪存设备 的方法。该方法包括在总体和与至少两条字线中的第一字线之间施加第一 电场；以及在总体与至少两条字线中的第二字线之间施加第二电场。该第一 电场在强度上不同于第二电场。附图说明以下将参考附图描述本专利技术的非限制性和非穷尽性实施例。图1是根据本专利技术示例实施例、显示擦除方法的图2是根据本专利技术示例实施例、显示闪存设备的框图3是根据本专利技术示例实施例、显示在图2中图示的高压发生器的框图;图4是根据本专利技术示例实施例、显示沿图2中的虚线A-A，所取的截面图;图5是根据本专利技术示例实施例、显示擦除操作期间的偏压状态的图6是根据本专利技术示例实施例、显示存储卡的框图；以及图7是根据本专利技术示例实施例、显示计算系统的框图。具体实施例方式现在将参照其中示出本专利技术各示例实施例的附图来更全面地描述本发 明。但是，本专利技术可以以各种不同形式实现，并且不应该被解释为仅限于图明的构思。因此，对于本专利技术的某些实施例，已知的处理、元件和技术没有 描述。贯穿附图和书面描述，相同的参考标号将用于指示相同或相似的元件。图1是根据本专利技术说明性实施例、显示闪存设备的擦除方法的图。参考图1，根据擦除耦合率，例如在形成字线时可以确定的擦除耦合率， 闪存设备的存储单元可具有不同的擦除速度。各擦除耦合率之间的差可能源 于多种因素，如制造工艺变化、存储块内的字线的物理位置等。如下所述， 根据所描述的擦除方法，可以减小 一个存储块中的各存储单元之间的擦除速 度的差。通过擦除操作，被编程到编程状态30的存储单元可以具有与擦除状态相 对应的阈值电压。但是，某些存储单元可能具有相对大的擦除耦合率。虽然 具有大的擦除耦合率的存储单元在相同的偏压条件下被擦除，但是其相应的 阈值电压可能以相对慢的速度改变(shift )。这种存储单元可被称为慢单元。 相反，具有相对快的擦除速度的存储单元可被称为快单元。换句话说，虽然各存储单元在相同的偏压条件以及相同的擦除时间下被 擦除，但是它们可能由于各存储单元的不同擦除速度而具有不同的阈值电压。基于在相同擦除时间和相同偏压条件下执行的擦除操作，难以减少快存 储单元与慢存储单元的擦除速度之间的差。在根据示例擦除方法的擦除操作 期间，快单元10的擦除速度可以与慢单元20的擦除速度一致。这可以通过 控制快单元10的字线电压高于慢单元20的字线电压来实现。结果，通过将 在每个快单元IO的浮动栅极(float gate)感应的电场减小到低于正常电场， 可以减小擦除速度。在擦除操作期间，可以控制字线电压使得快单元10的阈 值电压的改变速度与慢单元20的阈值电压改变速度相同。根据图1所示的示例擦除方法，擦除状态的阈值电压分布被改进，如已 经从电压范围AV1减少的电压范围AV2所示。通过改进与擦除状态相对应 的阈值电压分布，可以提供有效的编程条件。在图1中，快单元10的擦除速 度被减小到慢单元20的擦除速度。但是，将对本领域技术人员明显的是，本 专利技术不限于该示例。例如，可以改变擦除操作的偏压条件，使得慢单元20的 擦除速度增加到快单元10的擦除速度。图2是根据本专利技术示例实施例、显示闪存设备的框图。参考图2，闪存设备100包括高压发生器153，其在擦除操作中产生施加 到快单元10 (参考图1 )的字线电压V<S1-S3()>。该闪存设备100还包括多个存储块110-130,其每个具有分别连接在偶lt/奇数位线(例如BLe<0>~ BLe<n>; BLo<0> ~ BLo<n> )与字线(例如WL<0> ~ WL<31> )之间的存储 单元阵列。在擦除期间，给存储块110-130提供高压发生器153生成的字线 电压。每个存储块110-130可以由来自行解码器140的相应块选择信号 BLKWL选择。在擦除操作期间，响应于来自行解码器140的块选择信号 BLKWL激活高压开关级(stage) 111。这时，选#^信号SS和GS分别被传送 到选择线SSL和GSL,并且字线电压SO S〈31〉分别被传送到字线 WL<0〉~ WL<31>。行解码器140可以被配置成响应于行地址R—Add来选择存储块。举例来 说，在擦除、编程或读取操作期间，行解码器140可以激活所要选择的存储 块的块选择信号BLKWL。当激活块选择信号BLKWL时，激活选定存储块 的高压开关级111。这样做能够将选择信号SS和GS传送到选择线SSL和 G本文档来自技高网...

【技术保护点】
一种闪存设备，包括：　单元阵列，包括多条字线；以及　电压提供和选择部分，被配置成在擦除操作期间产生要提供给多条字线的至少两个不同电压。

【技术特征摘要】
KR 2007-5-18 48791/071.一种闪存设备，包括单元阵列，包括多条字线；以及电压提供和选择部分，被配置成在擦除操作期间产生要提供给多条字线的至少两个不同电压。2. 如权利要求1所述的闪存设备，其中多条字线包括 与具有快擦除速度的单元阵列的存储单元相连的第一字线；以及 与具有慢擦除速度的单元阵列的存储单元相连的第二字线。3. 如权利要求2所述的闪存设备，其中在擦除操作期间，电压提供和选 择部分产生要提供给第 一字线的第 一字线电压、以及要提供给第二字线的第 二字线电压。4. 如权利要求3所述的闪存设备，其中电压提供和选择部分包括 电压源，被配置成产生第一和第二字线电压；以及开关级，被配置成响应于擦除操作模式信号将第一字线电压传送到第一 字线以及将第二字线电压传送到第二字线。5. 如权利要求4所述的闪存设备，还包括解码器，被配置成有选择地将来自开关级的第一和第二字线电压提供给 多条字线。6. 如权利要求4所述的闪存设备，其中电压提供和选择部分还包括用于 在擦除操作期间产生擦除操作模式信号的控制逻辑。7. 如权利要求2所述的闪存设备，其中单元阵列在存储块中。8. 如权利要求7所述的闪存设备，其中存储块包括用于选择该存储块的 第 一选择线和第二选择线，第 一和第二选择线位于与多条字线中的最外面的 字线相邻的位置。9. 如权利要求8所述的闪存设备，其中第一选择线是串选择线，而第二 选择线是接地选择线。10. 如权利要求8所述的闪存设备，其中第二字线是与第一选择线和第 二选择线之一相邻的字线。11. 一种用于擦除闪存...

【专利技术属性】
技术研发人员：李真烨，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：KR[韩国]