一种半导体结构及其制造方法技术

本发明专利技术提出一种半导体结构及其制造方法，包括：衬底，第一深阱层设置在所述衬底内部。第二深阱层设置在所述第一深阱层上。过渡区设置在所述第二深阱层上。沟槽隔离区设置在所述衬底顶部。栅极结构，设置在所述衬底的上表面，且所述栅极结构覆盖部分所述过渡区。第一掺杂区，设置在所述栅极结构的一侧，以形成源极。以及第二掺杂区，设置在所述栅极结构背离所述第一掺杂区的一侧，以形成漏极。其中，所述栅极结构在所述衬底上的正投影与所述沟槽隔离区在所述衬底上的正投影部分重合。本发明专利技术提出的半导体结构及其制造方法，可以提高器件的耐压性。性。性。

【技术实现步骤摘要】
一种半导体结构及其制造方法


[0001]本专利技术涉及半导体
，特别涉及一种半导体结构及其制造方法。

技术介绍

[0002]IGBT(Insulated Gate Bipolar Transistor，绝缘栅双极型晶体管)是一种由功率场效应晶体管与双极型晶体管组成的混合型电力电子器件，具有输入阻抗高、驱动电路简单、电流处理能力强等优点，是电力电子领域理想的开关器件。但是，当绝缘栅双极型晶体管的电压过大时容易发生击穿。当电流过大时，器件容易烧毁。
[0003]因此，如何提高绝缘栅双极型晶体管器件的耐压性，并在大电流工作时保护半导体器件是亟需解决的问题。

技术实现思路

[0004]鉴于上述现有技术的不足，本申请提出一种半导体结构及其制造方法，旨在提高半导体器件的耐压性，在获取较大的电流输出的同时对半导体器件进行保护。
[0005]为实现上述目的及其他目的，本申请提出一种半导体结构，包括：衬底；第一深阱层，设置在所述衬底内部；第二深阱层，设置在所述第一深阱层上；过渡区，设置在所述第二深阱层上；沟槽隔离区，设置在所述衬底顶部；栅极结构，设置在所述衬底的上表面，且所述栅极结构覆盖部分所述过渡区；第一掺杂区，设置在所述栅极结构的一侧，以形成源极；以及第二掺杂区，设置在所述栅极结构背离所述第一掺杂区的一侧，以形成漏极；其中，所述栅极结构在所述衬底上的正投影与所述沟槽隔离区在所述衬底上的正投影部分重合。
[0006]可选地，所述沟槽隔离区还包括第一沟槽隔离区和第二沟槽隔离区，且所述第二沟槽隔离区的宽度小于所述第一沟槽隔离区宽度的一半。
[0007]可选地，所述第二沟槽隔离区至所述栅极结构的距离大于所述第一沟槽隔离区至所述栅极结构的距离。
[0008]可选地，所述第二掺杂区设置在所述第一沟槽隔离区和所述第二沟槽隔离区之间。
[0009]可选地，所述半导体结构还包括第一阱区和第二阱区，其中所述第一阱区、所述第二阱区相对于所述过渡区的中心轴线对称。
[0010]可选地，所述第一阱区设置在所述第一深阱层上，且所述第一阱区与所述第二深阱层的侧壁接触。
[0011]可选地，所述第二阱区设置在所述第二深阱层上，且所述第二阱区与所述过渡区
的侧壁接触。
[0012]可选地，所述第一深阱层和所述第一阱区包裹所述第二深阱层和所述第二阱区。
[0013]可选地，所述第一阱区的离子掺杂类型和所述第二阱区的离子掺杂类型相反。
[0014]基于同样的构思，本申请还提出一种半导体结构的制造方法，包括：提供一衬底；形成沟槽隔离区于所述衬底顶部；形成第一深阱层于所述衬底内部；形成第二深阱层于所述第一深阱层上；形成过渡区于所述第二深阱层上；形成栅极结构于所述衬底的上表面，且所述栅极结构覆盖部分所述过渡区；形成第一掺杂区于所述栅极结构的一侧；以及形成第二掺杂区于所述栅极结构背离所述第一掺杂区的一侧；其中，所述栅极结构在所述衬底上的正投影与所述沟槽隔离区在所述衬底上的正投影部分重合。
[0015]综上所述，本申请在衬底上表面设置沟槽隔离区，增加了电流的有效沟道长度，提高了绝缘栅双极型晶体管的耐压性。本申请所提出的半导体器件放大了工作电流，同时通过沟槽隔离区调整漏极到栅极的距离，在获取大电流的同时为半导体器件提供有效保护。另外，通过深阱层对工作器件进行保护，提高了该器件在不同工作环境下的适应性。本申请提出的半导体结构及其制造方法，可以有效提高器件的耐压性，并对工作器件提供保护。
附图说明
[0016]图1为本申请在一实施例中的半导体结构示意图。
[0017]图2为本申请在一实施例中的沟槽隔离区分布示意图。
[0018]图3为本申请在一实施例中的栅极结构示意图。
[0019]图4为本申请在一实施例中的掺杂区示意图。
[0020]图5为本申请在一实施例中的接线示意图。
[0021]图6为本申请在一实施例中的半导体结构制造方法流程示意图。
[0022]图7为本申请在一实施例中的步骤S2的流程示意图。
[0023]图8为本申请在一实施例中的隔离氧化层示意图。
[0024]图9为本申请在一实施例中的隔离氮化层示意图。
[0025]图10为本申请在一实施例中的图案化光刻胶层示意图。
[0026]图11为本申请在一实施例中的沟槽隔离区示意图。
[0027]图12为本申请在一实施例中的沟槽隔离区填充示意图。
[0028]图13为本申请在一实施例中的沟槽隔离区平坦化示意图。
[0029]图14为本申请在一实施例中的第一深阱层示意图。
[0030]图15为本申请在一实施例中的第二深阱层和过渡区示意图。
[0031]图16为本申请在一实施例中的栅极结构示意图。
[0032]图17为本申请在一实施例中的掺杂区示意图。
[0033]附图标记说明：
10
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衬底；101
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隔离氧化层；102
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隔离氮化层；103
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图案化光刻胶层；104
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牺牲氧化层；20
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第一深阱层；30
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第二深阱层；40
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过渡区；50
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第一阱区；60
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第二阱区；70
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沟槽隔离区；700
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填充物；701
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第一沟槽隔离区；702
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第二沟槽隔离区；703
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第三沟槽隔离区；80
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栅极结构；801
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栅氧化层；802
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多晶层结构；803
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补偿侧墙结构；804
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侧墙结构；90
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掺杂区；901
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第一掺杂区；902
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第二掺杂区；903
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第三掺杂区；904
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第四掺杂区；905
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第五掺杂区。
具体实施方式
[0034]以下通过特定的具体实例说明本专利技术的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本专利技术的其他优点与功效。本专利技术还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本专利技术的精神下进行各种修饰或改变。
[0035]需要说明的是，本实施例中所提供的图示仅以示意方式说明本专利技术的基本构想，遂本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构，其特征在于，包括：衬底；第一深阱层，设置在所述衬底内部；第二深阱层，设置在所述第一深阱层上；过渡区，设置在所述第二深阱层上；沟槽隔离区，设置在所述衬底顶部；栅极结构，设置在所述衬底的上表面，且所述栅极结构覆盖部分所述过渡区；第一掺杂区，设置在所述栅极结构的一侧，以形成源极；以及第二掺杂区，设置在所述栅极结构背离所述第一掺杂区的一侧，以形成漏极；其中，所述栅极结构在所述衬底上的正投影与所述沟槽隔离区在所述衬底上的正投影部分重合。2.根据权利要求1所述的半导体结构，其特征在于：所述沟槽隔离区还包括第一沟槽隔离区和第二沟槽隔离区，且所述第二沟槽隔离区的宽度小于所述第一沟槽隔离区宽度的一半。3.根据权利要求2所述的半导体结构，其特征在于：所述第二沟槽隔离区至所述栅极结构的距离大于所述第一沟槽隔离区至所述栅极结构的距离。4.根据权利要求3所述的半导体结构，其特征在于：所述第二掺杂区设置在所述第一沟槽隔离区和所述第二沟槽隔离区之间。5.根据权利要求1所述的半导体结构，其特征在于：所述半导体结构还包括第一阱区和第二阱区，其中所述第一阱区...

【专利技术属性】
技术研发人员：谢烈翔，李庆民，林滔天，葛成海，
申请(专利权)人：晶芯成北京科技有限公司，
类型：发明
国别省市：