一种带载流子存储层的沟槽式分离栅IGBT结构及其制造方法技术

本发明专利技术涉及IGBT技术领域，且公开了一种带载流子存储层的沟槽式分离栅IGBT结构及其制造方法，包括集电极金属，所述集电极金属的内部设有P+集电极，所述P+集电极的上方设置有n型衬底，所述n型衬底的内部设置有规律排布的下沟槽和上沟槽，所述下沟槽的顶部两侧设置有n型存储(CS)层，所述下沟槽的内部有发射极栅氧化层和下沟槽发射极多晶层，所述下沟槽的顶部设置有隔离氧化层，所述隔离氧化层上方设置有n型外延层，所述n型外延层的内部设置上沟槽。该发明专利技术，通过此沟槽式带CS层分离栅IGBT结构中，下沟槽内部多晶层与发射极短接，可有效降低沟槽IGBT米勒电容，同时增加n型存储(CS)层，降低IGBT开关、导通损耗。导通损耗。导通损耗。

【技术实现步骤摘要】
一种带载流子存储层的沟槽式分离栅IGBT结构及其制造方法


[0001]本专利技术涉及IGBT
，具体为一种带载流子存储层的沟槽式分离栅IGBT结构及其制造方法。

技术介绍

[0002]IGBT作为新型电力半导体场控自关断器件，集功率MOSFET的高速性能与双极性器件的低电阻于一体，具有输进阻抗高，电压控制功耗低，控制电路简单，耐高压，承受电流大等特性，在各种电力变换中获得极广泛的应用。
[0003]随着应用功率不断增加，IGBT关断损耗也随之上升，沟槽式分离栅IGBT通过独特的分离栅设计，明显降低IGBT开关损耗。

技术实现思路

[0004]针对现有技术的不足，本专利技术提供了一种带载流子存储层的沟槽式分离栅IGBT结构及其制造方法，具备IGBT通过独特的上下结构分离栅设计，降低IGBT器件米勒电容，同时增加n型存储(CS)层，有效地降低开关、导通损耗的优点，解决了IGBT
技术介绍
中所提出的问题。
[0005]本专利技术提供如下技术方案：一种带载流子存储层的沟槽式分离栅IGBT结构，包括集电极金属，所述集电极金属的内部设有P+集电极，所述P+集电极的上方设置有n型衬底，所述n型衬底的内部设置有规律排布的下沟槽和上沟槽，所述下沟槽的顶部两侧设置有n型存储(CS)层，所述下沟槽的内部有发射极栅氧化层和下沟槽发射极多晶层，所述下沟槽的顶部设置有隔离氧化层，所述隔离氧化层上方设置有n型外延层，所述n型外延层的内部设置上沟槽，所述浅p阱分布于上沟槽左右两侧，所述浅p阱内置n+型发射极与p+型短路区，所述上沟槽的内部设置有栅氧氧化层，所述上沟槽的内部设置有栅极多晶层，所述上沟槽的内部设置有保护氧化层，所述上沟槽的内部设置有发射极金属。
[0006]2.优选的，所述下沟槽利用两次沟槽刻蚀及一次外延形成分离栅结构，且利用离子注入形成CS层。
[0007]3.一种带载流子存储层的沟槽式分离栅IGB制造方法，其特征在于：包括以下步骤：
[0008]S1，n型衬底表面淀积5000A致密氧化层作为硬掩膜一；
[0009]S2，第一次光刻，通过光刻、刻蚀工艺在硬掩膜顶部光刻出第一次沟槽刻蚀窗口；
[0010]S3，沟槽刻蚀2.5微米，去除硬掩膜一；
[0011]S4，高温牺牲氧化，生长下沟槽发射极栅氧化层，淀积下沟槽发射极多晶层，化学机械抛光；
[0012]S5、第二次光刻，通过光刻工艺在n型衬底顶部光刻出n型存储(CS)层注入窗口，注入12次方剂量n型杂质，淀积隔离氧化层；
[0013]S6，特殊外延，厚度3.5微米，淀积5000A致密氧化层作为硬掩膜二；
[0014]S7，第二次光刻，通过光刻、刻蚀工艺在硬掩膜的顶部光刻、刻蚀出上沟槽窗口；刻蚀沟槽3.5微米；
[0015]S8，高温牺牲氧化，生长上沟槽栅极氧化层，淀积上沟槽栅极多晶层，多晶回刻；
[0016]S9，第三次光刻、通过光刻在n型外延层顶部光刻出p型阱(BODY)注入窗口；进行BODY注入，退火形成p型阱；
[0017]S10，第四次光刻，光刻出n+型发射极注入窗口，n+离子注入，化学气相淀积氧化层；
[0018]S11，第五次光刻，通过光刻刻蚀工艺，蚀刻出发射极接触孔，p+离子注入，在875℃温度下，氮气气氛中退火30分钟。
[0019]S12，设置接触窗口，在结构完成部分的顶部分别设置金属层和氧化层并在氧化层设置金属层分别形成发射极和栅极，去除衬底的背面，通过离子注入做p+背面注入，400℃退火，设置金属材料层形成集电极金属。
[0020]与现有技术对比，本专利技术具备以下有益效果：
[0021]1、该带载流子存储层的沟槽式分离栅IGBT结构及其制造方法，通过此沟槽式带CS层分离栅IGBT结构中，下沟槽内部多晶层与发射极短接，可有效降低沟槽IGBT米勒电容，同时增加n型存储(CS)层，降低IGBT开关、导通损耗。
[0022]2、该带载流子存储层的沟槽式分离栅IGBT结构及其制造方法，通过n型衬底做下沟槽发射极，在n型外延层做上沟槽栅极，降低IGBT米勒电容，同时在下沟槽顶部两侧设置有n型存储(CS)层，使IGBT功耗进一步降低。
附图说明
[0023]图1为本专利技术实施例公开的步骤S1、S2的第一种结构示意图；
[0024]图2为本专利技术实施例公开的步骤S3、S4、S5的第一种结构示意图；
[0025]图3为本专利技术实施例公开的步骤S6的第一种结构示意图；
[0026]图4为本专利技术实施例公开的步骤S7、S8、S9的第一种结构示意图；
[0027]图5为本专利技术实施例公开的步骤S8、S9的第一种结构示意图；
[0028]图6为本专利技术实施例公开的步骤S10、S11的第一种结构示意图；
[0029]图7为本专利技术实施例公开的步骤S12的第一种结构示意图。
[0030]图中：1、集电极金属；2、P+集电极；3、n型衬底；4、硬掩膜一；5、下沟槽；6、发射极栅氧化层；7、下沟槽发射极多晶层；8、n型存储(CS)层；9、隔离氧化层；10、上沟槽；11、n型外延层；12、硬掩膜二；13、上沟槽栅极氧化层；14、上沟槽栅极多晶层；15、p型阱；16、n+发射区；17、保护氧化层；18、p+型短路区；19、发射极金属。
具体实施方式
[0031]下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。
[0032]请参阅图1
‑
7，一种带载流子存储层的沟槽式分离栅IGBT结构及其制造方法，包括
集电极金属1，集电极金属1的内部设有P+集电极2，P+集电极2的上方设置有n型衬底3，n型衬底3的内部设置有规律排布的下沟槽5和上沟槽10，下沟槽5的顶部两侧设置有n型存储(CS)层8，下沟槽5利用两次沟槽刻蚀及一次外延形成分离栅结构，且利用离子注入形成CS层，下沟槽5的内部有发射极栅氧化层6和下沟槽发射极多晶层7，下沟槽5的顶部设置有隔离氧化层9，隔离氧化层9上方设置有n型外延层11，n型外延层11的内部设置上沟槽10，浅p阱分布于上沟槽10左右两侧，浅p阱内置n+型发射极与P+型短路区18，上沟槽10的内部设置有栅氧氧化层，上沟槽10的内部设置有栅极多晶层，上沟槽10的内部设置有保护氧化层17，上沟槽10的内部设置有发射极金属19，包括以下步骤：
[0033]S1，n型衬底3表面淀积5000A致密氧化层作为硬掩膜一4。
[0034]S2，第一次光刻，通过光刻、刻蚀工艺在硬掩膜顶部光刻出第一次沟槽刻蚀窗口。
[0035]S3，沟槽刻蚀2.5微米，去除硬掩膜一4。
[0036]S4，高温牺牲氧化，生长下沟槽发射极栅氧化层6，淀积下沟槽本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种带载流子存储层的沟槽式分离栅IGBT结构，其特征在于：包括集电极金属(1)，所述集电极金属(1)的内部设有P+集电极(2)，所述P+集电极(2)的上方设置有n型衬底(3)，所述n型衬底(3)的内部设置有规律排布的下沟槽(5)和上沟槽(10)，所述下沟槽(5)的顶部两侧设置有n型存储(CS)层(8)，所述下沟槽(5)的内部有发射极栅氧化层(6)和下沟槽发射极多晶层(7)，所述下沟槽(5)的顶部设置有隔离氧化层(9)，所述隔离氧化层(9)上方设置有N型外延层(11)，所述N型外延层(11)的内部设置上沟槽(10)，所述浅p阱分布于上沟槽(10)左右两侧，所述浅p阱内置n+型发射极与P+型短路区(18)，所述上沟槽(10)的内部设置有栅氧氧化层，所述上沟槽(10)的内部设置有栅极多晶层，所述上沟槽(10)的内部设置有保护氧化层(17)，所述上沟槽(10)的内部设置有发射极金属(19)。2.根据权利要求1所述的一种带载流子存储层的沟槽式分离栅IGBT结构，其特征在于：所述下沟槽(5)利用两次沟槽刻蚀及一次外延形成分离栅结构，且利用离子注入形成CS层。3.一种带载流子存储层的沟槽式分离栅IGBT制造方法，其特征在于包括以下步骤：S1，n型衬底(3)表面淀积5000A致密氧化层作为硬掩膜一(4)；S2，第一次光刻，通过光刻、刻蚀工艺在硬...

【专利技术属性】
技术研发人员：王丕龙，张永利，王新强，杨玉珍，
申请(专利权)人：青岛佳恩半导体科技有限公司，
类型：发明
国别省市：