半浮栅晶体管的制作方法技术

本发明专利技术涉及一种半浮栅晶体管的制作方法。所述制作方法中，依次形成栅介质材料层、第一浮栅材料层以及掩膜材料层，然后利用图形化的掩膜材料层作掩膜且利用栅介质材料层作阻挡，刻蚀第一浮栅材料层而形成限定出半导体衬底上的接触窗口设置区的第二开口，然后利用无掩膜方式去除掩膜材料层和位于接触窗口设置区的栅介质材料层，形成半浮栅的接触窗口，相较于利用经多层涂敷得到的掩膜结构来制作接触窗口的方法，本发明专利技术的制作方法更为简便，而且利用无掩膜方式刻蚀后直接得到接触窗口，不需要再去除掩膜材料，可降低原生氧化层的影响，有助于使后续形成的半浮栅与半导体衬底之间具有良好接触，从而有助于提升器件性能，便于规模量产。规模量产。规模量产。

【技术实现步骤摘要】
半浮栅晶体管的制作方法


[0001]本专利技术涉及半导体
，尤其涉及一种半浮栅晶体管的制作方法。

技术介绍

[0002]半导体存储器被用于各种电子领域。其中，非易失存储器(Non Volatile Memory，NVM)可以在断电的情况下长期保存数据。浮栅晶体管(Floating Gate Transistor，FGT)即是一种主流的非易失存储器件。一般而言，浮栅晶体管具有层叠的栅极结构，该栅极结构包括浮栅(浮置栅极)和至少部分覆盖浮栅的控制栅(控制栅极)，其中，浮栅被绝缘介质包围，通过外加高电压控制载流子以隧穿(Fowler
‑
Nordheim)或热载流子注入的方式穿过栅极绝缘层，从而改变浮栅中的存储电荷数量，可以调节晶体管阈值电压的大小，即对应于逻辑的“0”与“1”。但是，隧穿或热载流子注入均需要较高的工作电压(～20V)和较长的时间，存在功耗和速度问题。
[0003]为了进一步提高非易失存储器的性能，半浮栅晶体管(Semi Floating Gate Transistor，SFGT)的概念被提出。相较于传统的浮栅晶体管，半浮栅晶体管在被浮栅覆盖的栅极绝缘层靠近漏区的区域开了一个接触窗口，浮栅通过该接触窗口接触衬底，形成隧穿场效应晶体管(Tunneling Field
‑
Effect Transistor，TFET)，通过接触窗口接触衬底之后，传统浮栅晶体管的浮栅在半浮栅晶体管中称为半浮栅。半浮栅晶体管利用TFET的量子隧穿效应以及pn结二极管来替代传统的氧化硅擦写窗口，实现对半浮栅的充放电，可以大大降低晶体管的工作电压，并且提高了晶体管的工作速度，实现低电压下数据快速写入与擦除，便于满足芯片低功耗的需求。
[0004]目前半浮栅晶体管的制作工艺中，通常利用接触窗口的光罩在栅极绝缘层10中形成接触窗口10a(参照图1A)后，再在上面沉积需要厚度的浮栅材料层20(参照图1B)，进而通过对浮栅材料层20执行平坦化及刻蚀工艺，以得到半浮栅30(参照图1C)。但是，该工艺中，由于接触窗口10a很小(例如0.05μm宽)，对光刻制程的要求很高，通常需采用浸入式光刻机，并利用多层涂胶工艺形成至少两层抗反射层和光刻胶层以制作掩膜；另外，在刻蚀结束去除掩膜的过程中引入了氧原子，导致接触窗口区域的衬底表面容易生长出一层原生氧化层(native oxide)，这会影响后续在接触窗口处形成的半浮栅与衬底之间的接触，进而影响器件性能，对规模量产不利。

技术实现思路

[0005]为了方便形成半浮栅的接触窗口，且确保半浮栅与衬底之间具有良好接触，本专利技术提供一种半浮栅晶体管的制作方法。
[0006]本专利技术提供的半浮栅晶体管的制作方法，包括以下步骤：
[0007]提供半导体衬底，所述半导体衬底上具有接触窗口设置区；
[0008]依次在所述半导体衬底上形成栅介质材料层和第一浮栅材料层，所述第一浮栅材料层覆盖所述栅介质材料层的顶表面；
[0009]在所述第一浮栅材料层上形成掩膜材料层，其中，在所述接触窗口设置区的上方，所述掩膜材料层具有露出所述第一浮栅材料层的第一开口；
[0010]利用所述掩膜材料层作掩膜且利用所述栅介质材料层作阻挡，刻蚀所述第一浮栅材料层，在所述第一浮栅材料层中形成与所述第一开口连通的第二开口，所述第二开口露出位于所述接触窗口设置区的所述栅介质材料层；以及，
[0011]采用无掩膜方式，去除所述掩膜材料层和位于所述接触窗口设置区的所述栅介质材料层，在所述栅介质材料层中形成半浮栅的接触窗口。
[0012]可选的，所述掩膜材料层与所述栅介质材料层包括相同的材料，在去除所述掩膜材料层和位于所述接触窗口设置区的所述栅介质材料层时，采用的刻蚀条件相同。
[0013]可选的，所述掩膜材料层与所述栅介质材料层采用氧化硅、氮化硅、氮氧化硅和氧化铪中的至少一种。
[0014]可选的，所述半导体衬底上形成的所述掩膜材料层和所述栅介质材料层的厚度相同。
[0015]可选的，采用湿法刻蚀去除所述掩膜材料层和位于所述接触窗口设置区的所述栅介质材料层。
[0016]可选的，所述第二开口具有倒梯形的纵截面。
[0017]可选的，所述半导体衬底具有第一掺杂类型；在形成所述栅介质材料层之前，通过离子注入工艺在所述半导体衬底内形成具有第二掺杂类型的半浮栅阱区，所述半浮栅阱区从所述半导体衬底内部延伸至上表面。
[0018]可选的，在形成所述栅介质材料层之前，沿所述半导体衬底的上表面，在距所述接触窗口设置区设定距离处设置了沟槽，所述沟槽的底面位于所述半浮栅阱区的下边界以下；在形成所述栅介质材料层和所述第一浮栅材料层后，所述栅介质材料层覆盖所述沟槽的内表面，所述第一浮栅材料层覆盖所述栅介质材料层且填满所述沟槽。
[0019]可选的，在形成所述半浮栅的接触窗口后，所述制作方法还包括：形成半浮栅、栅间介质层和控制栅。
[0020]可选的，形成所述半浮栅的方法包括：
[0021]在所述半导体衬底上形成第二浮栅材料层，所述第二浮栅材料层通过所述接触窗口接触所述半导体衬底，所述第二浮栅材料层还填充所述第二开口以及覆盖所述第一浮栅材料层的上表面；以及，
[0022]对所述第一浮栅材料层和所述第二浮栅材料层形成的叠层进行平坦化处理和图形化处理，以形成半浮栅。
[0023]可选的，所述半浮栅的位于所述半导体衬底上方部分的厚度小于所述第二浮栅材料层的位于所述半导体衬底上方部分的厚度。
[0024]本专利技术提供的半浮栅晶体管的制作方法，依次形成栅介质材料层、第一浮栅材料层以及掩膜材料层，然后利用所述掩膜材料层作掩膜且利用所述栅介质材料层作阻挡，刻蚀第一浮栅材料层，形成的第二开口限定出了半导体衬底上的接触窗口设置区，然后利用无掩膜方式去除所述掩膜材料层和位于所述接触窗口设置区的所述栅介质材料层，形成半浮栅的接触窗口，相较于现有技术利用多层涂敷得到的掩膜结构来制作接触窗口的方法，本专利技术的制作方法更为简便，而且利用无掩膜方式刻蚀后直接得到接触窗口，不需要再进
行去除掩膜材料的步骤，避免引入氧原子，可降低原生氧化层的影响，有助于使后续形成的半浮栅与半导体衬底之间具有良好接触，从而有助于提升器件性能，便于规模量产。
[0025]进一步的，采用本申请的制作方法在形成半浮栅的接触窗口后，可以通过形成第二浮栅材料层，使其通过所述接触窗口接触半导体衬底、并填充所述第二开口及覆盖所述第一浮栅材料层的上表面，进而对所形成的叠层进行处理即可得到半浮栅，可以节约浮栅材料，而且，设置掩膜材料层中的第一开口的宽度大于接触窗口设置区的宽度，使所述第二开口的纵截面为倒梯形，不仅可以避免第二浮栅材料层填充第二开口时产生空洞，而且形成图形化的掩膜材料层时，相对于直接按照接触窗口设置区的宽度进行光刻的方式，形成较大的第一开口的光刻难度较低，有助于规模量产。
附图说明
[0026]图1A至图1C是一种现有的半浮栅晶本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半浮栅晶体管的制作方法，其特征在于，包括：提供半导体衬底，所述半导体衬底上具有接触窗口设置区；依次在所述半导体衬底上形成栅介质材料层和第一浮栅材料层，所述第一浮栅材料层覆盖所述栅介质材料层的顶表面；在所述第一浮栅材料层上形成掩膜材料层，其中，在所述接触窗口设置区的上方，所述掩膜材料层具有露出所述第一浮栅材料层的第一开口；利用所述掩膜材料层作掩膜且利用所述栅介质材料层作阻挡，刻蚀所述第一浮栅材料层，在所述第一浮栅材料层中形成与所述第一开口连通的第二开口，所述第二开口露出位于所述接触窗口设置区的所述栅介质材料层；以及，采用无掩膜方式，去除所述掩膜材料层和位于所述接触窗口设置区的所述栅介质材料层，在所述栅介质材料层中形成半浮栅的接触窗口。2.如权利要求1所述的制作方法，其特征在于，所述掩膜材料层与所述栅介质材料层包括相同的材料，在去除所述掩膜材料层和位于所述接触窗口设置区的所述栅介质材料层时，采用的刻蚀条件相同。3.如权利要求1所述的制作方法，其特征在于，所述掩膜材料层与所述栅介质材料层采用氧化硅、氮化硅、氮氧化硅和氧化铪中的至少一种。4.如权利要求1所述的制作方法，其特征在于，所述半导体衬底上形成的所述掩膜材料层和所述栅介质材料层的厚度相同。5.如权利要求1所述的制作方法，其特征在于，采用湿法刻蚀去除所述掩膜材料层和位于所述接触窗口设置区的所述栅介质材料层。6.如权利要求1至5任一项所述的制作方法，其特征在...

【专利技术属性】
技术研发人员：龚风丛，曹开玮，
申请(专利权)人：武汉新芯集成电路制造有限公司，
类型：发明
国别省市：