存储器阵列及其形成方法技术

公开了用于3D存储器阵列的布线布置及其形成方法。在实施例中，一种存储器阵列包括：接触第一字线的铁电(FE)材料；接触源极线和位线的氧化物半导体(OS)层，该FE材料布置在OS层与第一字线之间；接触FE材料的介电材料，该FE材料在介电材料与第一字线之间；在第一字线上方的金属间电介质(IMD)；穿过IMD延伸到第一字线的第一接触件，该第一接触件电耦合到第一字线；延伸穿过介电材料和FE材料的第二接触件；以及将第一接触件电耦合到第二接触件的第一导电线。本发明专利技术的实施例还涉及存储器阵列及其形成方法。形成方法。形成方法。

【技术实现步骤摘要】
存储器阵列及其形成方法


[0001]本专利技术的实施例涉及存储器阵列及其形成方法。

技术介绍

[0002]例如，半导体存储器用于包括无线电、电视、手机和个人计算设备等电子应用的集成电路中。半导体存储器包括两个主要类别。一种是易失性存储器；另一种是非易失性存储器。易失性存储器包括随机存取存储器(RAM)，可以将其进一步分为两个子类别，静态随机存取存储器(SRAM)和动态随机存取存储器(DRAM)。SRAM和DRAM都是易失性的，因为它们在不加电时会丢失所存储的信息。
[0003]另一方面，非易失性存储器可以将数据存储在其上。一种非易失性半导体存储器是铁电随机存取存储器(FERAM或FRAM)。FERAM的优点包括写入/读取速度快和体积小。

技术实现思路

[0004]根据本专利技术实施例的一个方面，提供了一种存储器阵列，包括：铁电材料，接触第一字线；氧化物半导体层，接触源极线和位线，其中，铁电材料布置在氧化物半导体层与第一字线之间；介电材料，接触铁电材料，其中，铁电材料在介电材料与第一字线之间；金属间电介质，在第一字线上方；第一接触件，穿过金属间电介质延伸到第一字线，其中，第一接触件电耦合到第一字线；第二接触件，延伸穿过介电材料和铁电材料；以及第一导电线，将第一接触件电耦合到第二接触件。
[0005]根据本专利技术实施例的另一个方面，提供了一种存储器阵列，包括：字线，在半导体衬底上方；金属间电介质，在字线上方；介电材料，与字线相邻；铁电材料，接触字线和介电材料；氧化物半导体层，在铁电材料上方，氧化物半导体层接触源极线和位线，其中，铁电材料在氧化物半导体层与字线之间；存储器单元区域，包括铁电材料的部分、字线的部分、氧化物半导体层、源极线和位线；存储器单元区域的第一侧上的第一接触件，第一接触件延伸穿过金属间电介质，第一接触件电耦合到字线；存储器单元区域的第一侧上的第二接触件，第二接触件延伸穿过介电材料和铁电材料；以及第一导电线，将第一接触件电耦合到第二接触件，第一导电线在垂直于字线的纵向轴线的方向上延伸。
[0006]根据本专利技术实施例的又一个方面，提供了一种形成存储器阵列的方法，包括：在半导体衬底上方形成多层堆叠，多层堆叠包括交替的导电层和介电层；图案化延伸穿过多层堆叠的第一沟槽；沿着第一沟槽的侧壁和底表面沉积铁电材料；在铁电材料上方沉积氧化物半导体层；在铁电材料上方沉积介电材料；在多层堆叠上方形成金属间电介质；形成穿过金属间电介质延伸到多层堆叠的第一导电层的第一导电接触件，其中，第一导电接触件电耦合到第一导电层；形成延伸穿过介电材料和铁电材料的第二导电接触件；以及形成将第二导电接触件与第一导电接触件电耦合的导电线。
附图说明
[0007]当结合附图进行阅读时，从以下详细描述可最佳理解本专利技术的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
[0008]图1A和图1B示出了根据一些实施例的存储器阵列的透视图和电路图。
[0009]图2、图3、图4、图5、图6、图7、图8、图9、图10、图11、图12、图13、图14、图15A、图15B、图15C、图16A、图16B、图16C、图17A、图17B、图17C、图18A、图18B、图18C、图19A、图19B、图19C、图20A、图20B、图20C、图21A、图21B、图21C、图22A、图22B、图22C、图23A、图23B、图23C、图24A、图24B、图24C、图24D、图25A、图25B、图25C、图25D、图25E、图25F、图26A、图26B、图26C、图26D、图27A、图27B、图27C、图27D、图28A、图28B、图29、图30、图31A、图31B、图32A、图32B、图32C、图32D、图32E、图32F、图33A、图33B、图33C、图33D、图34、图35和图36示出了根据一些实施例的制造存储器阵列的各种视图。
具体实施方式
[0010]以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本专利技术。当然，这些仅仅是实例，而不旨在限制本专利技术。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本专利技术可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
[0011]而且，为了便于描述，在此可以使用诸如“在
…
之下”、“在
…
下方”、“下部”、“在
…
之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
[0012]各种实施例提供了具有多个竖直堆叠的存储器单元的3D存储器阵列的布线。堆叠的存储器单元可以竖直堆叠在互补金属氧化物半导体(CMOS)下阵列(CUA)上方，该CUA可以是逻辑管芯。堆叠的存储器单元包括在阶梯结构中在平行于CUA的主表面的方向上延伸的字线，其中，字线的相应长度在远离CUA的方向上减小。介电材料可以分离并且相邻的字线彼此竖直和水平隔离，并且可以在所述字线上方形成金属间电介质(IMD)。各个字线可以通过接触件电耦合至CUA，所述接触件在各个字线上方延伸穿过IMD，在垂直于字线延伸方向的第一方向上在3D存储器阵列上延伸，并且延伸穿过3D存储器阵列本身，例如穿过在第一方向上与字线相邻的介电材料。与传统工艺相比，通过以这种方式布线的接触件将字线耦合至CUA需要更少的掩模步骤，从而节省了时间和费用。此外，传统工艺可能涉及面积损失，这可以通过将接触件布线穿过与字线相邻的介电材料来减少。因此，在较小的面积中布线3D存储器阵列。
[0013]图1A和图1B示出了根据一些实施例的存储器阵列200的示例。图1A以三维图示出了根据一些实施例的存储器阵列200的部分的示例，并且图1B示出了存储器阵列200的电路
图。存储器阵列200包括多个存储器单元202，该多个存储器单元202可以布置在行和列的网格中。存储器单元202可以进一步竖直堆叠以提供三维存储器阵列，从而增加器件密度。存储器阵列200可以布置在半导体管芯的线的后端(BEOL)中。例如，存储器阵列200可以布置在半导体管芯的互连层中，诸如在形成于半导体衬底上的一个或一个以上有源器件(例如，晶体管)上方。
[0014]在一些实施例中，存储器阵列200是铁电随机存取存储器(FERAM)、NOR存储器阵列等。每个存储器单元202可以包括具有晶体管204，其中铁电(FE)材料90作为栅极电介质。在一些实施例中本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种存储器阵列，包括：铁电材料，接触第一字线；氧化物半导体层，接触源极线和位线，其中，所述铁电材料布置在所述氧化物半导体层与所述第一字线之间；介电材料，接触所述铁电材料，其中，所述铁电材料在所述介电材料与所述第一字线之间；金属间电介质，在所述第一字线上方；第一接触件，穿过所述金属间电介质延伸到所述第一字线，其中，所述第一接触件电耦合到所述第一字线；第二接触件，延伸穿过所述介电材料和所述铁电材料；以及第一导电线，将所述第一接触件电耦合到所述第二接触件。2.根据权利要求1所述的存储器阵列，其中，所述第二接触件的底表面在所述第一接触件的底表面下方。3.根据权利要求1所述的存储器阵列，还包括互连结构，所述互连结构在所述铁电材料、所述第一字线和所述介电材料下方，其中，所述第二接触件电耦合到所述互连结构。4.根据权利要求1所述的存储器阵列，其中，所述第一导电线在垂直于所述第一字线的纵向轴线的方向上延伸。5.根据权利要求1所述的存储器阵列，其中，所述金属间电介质在所述介电材料上方延伸，并且其中，所述第二接触件还延伸穿过所述金属间电介质。6.根据权利要求1所述的存储器阵列，还包括晶体管，其中，所述晶体管包括所述铁电材料的部分、所述第一字线的部分、所述氧化物半导体层的部分、所述源极线的部分以及所述位线的部分。7.根据权利要求6所述的存储器阵列，还包括：第二字线，在平行于所述第一字线的方向上延伸；第三接触件，穿过第二金属间电介质延伸到所述第二字线，其中，所述第三接触件电耦合到所述第二字线，其中，所述第三接触件和所述第一接触件在平行于所述第一字线的纵向轴线的方向上在所述晶体管的相对侧上；第四接触件，延伸穿过所述介电材料和所述FE材料，其中，平行于所述第一字线的所述纵向轴线的线穿过所述第二接触件和所述第四接触件；以及第二导电线，将所述第三接...

【专利技术属性】
技术研发人员：林孟汉，王晨晨，刘逸青，贾汉中，杨世海，林佑明，王奕，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：