存储器单元、半导体器件及其形成方法技术

一种存储器单元包括位于半导体衬底上方的薄膜晶体管。该薄膜晶体管包含：接触字线的铁电(FE)材料，该FE材料为含铪化合物，铪化合物包含稀土金属；以及接触源极线和位线的氧化物半导体(OS)层，其中，FE材料设置在OS层和字线之间。本申请的实施例还提供了半导体器件及其形成方法。其形成方法。其形成方法。

【技术实现步骤摘要】
存储器单元、半导体器件及其形成方法


[0001]本申请的实施例涉及存储器单元、半导体器件及其形成方法。

技术介绍

[0002]半导体存储器用于电子应用的集成电路中，例如包括收音机、电视、手机及个人计算器件。半导体存储器包括两大类。其中，一类是易失性存储器；而另一类是非易失性存储器。易失性存储器包括随机存取存储器(RAM)，其可以进一步分为两个子类别，即静态随机存取存储器(SRAM)和动态随机存取存储器(DRAM)。SRAM和DRAM都是易失性的，因为它们在没有供电时将丢失它们存储的信息。
[0003]另一方面，非易失性存储器可以保存存储在其上的数据。一种非易失性半导体存储器是铁电型随机存取存储器(FeRAM或FRAM)。其优点是快写/读速度、小体积。

技术实现思路

[0004]在一些实施例中，一种存储器单元，包括：薄膜晶体管，位于半导体衬底上方，所述薄膜晶体管包括：铁电(FE)材料，接触字线，所述FE材料为含铪化合物，并且所述含铪化合物包括稀土金属；以及氧化物半导体(OS)层，接触源极线和位线，其中，所述FE材料设置在所述OS层和所述字线之间。
[0005]在一些实施例中，一种器件，包括：半导体衬底；第一存储器单元，位于所述半导体衬底上方，所述第一存储器单元包括第一薄膜晶体管，其中，所述第一薄膜晶体管包括：铁电材料的第一部分，所述铁电材料的第一部分在第一字线的侧壁上，并且所述铁电材料包括稀土金属；以及第一沟道区域，位于所述铁电材料的侧壁上，所述第一沟道区域包括氧化物半导体材料；以及第二存储器单元，位于所述第一存储器单元上方。
[0006]在一些实施例中，一种方法，包括：图案化延伸穿过第一导电线的第一沟槽；沿着所述第一沟槽的侧壁和底面沉积铁电(FE)材料，其中，沉积所述FE材料包括原子层沉积(ALD)工艺以沉积含铪化合物，并且其中，所述含铪化合物还包括稀土金属；以及在所述FE材料上方沉积氧化物半导体(OS)层，所述OS层沿所述第一沟槽的所述侧壁和所述底面延伸。
[0007]本申请的实施例提供了存储器阵列栅极结构。
附图说明
[0008]当结合附图进行阅读时，从以下详细描述可最佳理解本专利技术的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
[0009]图1A、图1B和图1C展示了根据一些实施例的存储器阵列的透视图、电路图和俯视图。
[0010]图2、图3A、图3B、图4、图5、图6、图7、图8A、图8B、图9A、图9B、图9C、图9D、图9E、图
9F、图9G、图10A、图10B、图11、图12、图13、图14A、图14B、图14C、图15A、图15B、图15C、图16A、图16B、图16C、图17A、图17B、图17C、图18A、图18B、图18C、图19、图20、图21、图22、图23、图24、图25、图26A、图26B、图27、图28A、图28B、图28C和图28D展示了根据一些实施例的制造存储器阵列的各种视图。
[0011]图29、图30和图31展示了根据一些实施例的存储器阵列的各种视图。
[0012]图32展示了离子半径和各种元素的优选相的表。
[0013]图33展示了含铪化合物的实施例的相图。
具体实施方式
[0014]以下公开内容提供了许多用于实现本专利技术的不同特征的多个不同实施例或实例。下面描述了组件和布置的具体实例以简化本专利技术。当然，这些仅仅是实例，而不旨在限制本专利技术。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接触的实施例。此外，本专利技术可在各个实例中重复参考数字和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
[0015]而且，为了便于描述，在此可以使用诸如“在
…
之下”、“在
…
下方”、“下部”、“在
…
之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在涵盖器件在使用或操作中的不同方位。设备可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以类似地作出相应的解释。
[0016]各种实施例提供了一种具有多个竖直堆叠的存储器单元的3D型存储器阵列。每个存储器单元包括薄膜晶体管(TFT)，该薄膜晶体管具有用作栅电极的字线区域、用作第一源极/漏极电极的位线区域和用作第二源极/漏极电极的源线区域。每个TFT还包括铁电(FE)材料(例如，作为栅极介电层)和氧化物半导体(OS)沟道区域。
[0017]图1A、图1B和图1C展示了根据一些实施例的存储器阵列的实例。图1A以三维视图展示了存储器阵列200的一部分的实例；图1B展示了存储器阵列200的电路图；图1C展示了根据一些实施例的存储器阵列200的俯视图。存储器阵列200包括多个可布置成行和列的栅格的存储器单元202。还可竖直堆叠存储器单元202以提供三维存储器阵列，从而增加器件密度。存储器阵列200可设置在半导体管芯的线路后端(BEOL)中。例如，存储器阵列可以设置在半导体管芯的互连层中，诸如形成在半导体衬底上的一个或多个有源器件(例如，晶体管)上方。
[0018]在一些实施例中，存储器阵列200是快闪存储器阵列，诸如NOR快闪存储器阵列等。每个存储器单元202可以包括具有铁电(FE)材料90作为栅极电介质的薄膜晶体管(TFT)204。在一些实施例中，每个TFT 204的栅极电耦合到相应的字线(例如，导电线72)，每个TFT 204的第一源极/漏极区域电耦合到相应的位线(例如，导电线106)，并且每个TFT 204的第二源极/漏极区域电耦合到相应的源极线(例如，导电线108)，其将第二源极/漏极区域电耦合接地。存储器阵列200的同一水平行中的存储器单元202可共享共用字线，而存储器阵列200的同一竖直列中的存储器单元可共享共用源极线和共用位线。
[0019]存储器阵列200包括多个竖直堆叠的导电线72(例如，字线)，介电层52设置在相邻的导电线72之间。导电线72在平行于下面衬底的主表面的方向上延伸(在图1A和图1B中未展示)。导电线72可具有阶梯结构，使得下部导电线72比上部导电线72更长并且超过上部字线72的端点横向延伸。例如，在图1A中，示出了导电线72的多个堆叠层，其中，最顶部的导电线72是最短的，而最底部的导电线72是最长的。导电线72的相应长度可在朝向下面衬底的方向上增加。以此方式，可从存储器阵列200上方存取导电线72中的每一个的一部分，且可对导电线72中的每一个的暴露部分进行导电接触。
[0020]存储器阵列200还包括多条导电线106(例如，位线)和导电线108(例如，源极线本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种存储器单元，包括：薄膜晶体管，位于半导体衬底上方，所述薄膜晶体管包括：铁电(FE)材料，接触字线，所述FE材料为含铪化合物，并且所述含铪化合物包括稀土金属；以及氧化物半导体(OS)层，接触源极线和位线，其中，所述FE材料设置在所述OS层和所述字线之间。2.根据权利要求1所述的存储器单元，其中，所述稀土金属的离子半径大于铪的离子半径。3.根据权利要求1所述的存储器单元，其中，所述稀土金属是镧、钇、钆、铈或锶。4.根据权利要求1所述的存储器单元，其中，所述含铪化合物是氧化物。5.根据权利要求1所述的存储器单元，其中，所述含铪化合物还包括锆。6.根据权利要求1所述的存储器单元，其中，所述含铪化合物具有斜方晶格晶体结构。7.根据权利要求1所述的存储器单元，所述字线的纵轴平行于半导体衬底的主表面延伸，所述源极线的纵轴垂直于所述半导体衬底的所述主表面延伸，并且所述位线的纵轴垂直于所述半导体衬底的所述主表面延伸。8.一种半导体器件，包括：半导体衬底；...

【专利技术属性】
技术研发人员：吕俊颉，杨世海，杨柏峰，林佑明，张志宇，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：