嵌入式管芯架构和制造方法技术

本发明专利技术涉及嵌入式管芯架构和制造方法。各种示例提供了半导体补片。该补片包括具有在x

【技术实现步骤摘要】
嵌入式管芯架构和制造方法

技术介绍

[0001]微电子典型地包括中央处理单元（CPU）。为了增强性能，CPU产品越来越多地以并排或其他多芯片模块（MCM）的形式将多管芯集成到CPU封装中。嵌入式多管芯互连桥接（EMIB）是在微电子封装内电连接多个管芯的一种方式。
附图说明
[0002]附图通过示例而非通过限制的方式总体上图示了本专利技术的各种示例：图1是根据各种示例的多芯片模块半导体封装组装件的示意图；图2是根据各种示例的半导体封装组装件的截面图；图3是示出根据各种示例的用于形成半导体封装组装件的一部分的处理的示意图；图4是示出根据各种示例的用于形成半导体封装组装件的处理的示意图；图5是示出根据各种示例的用于形成半导体封装组装件的处理的示意图；图6是根据各种示例的可以包括半导体封装组装件的系统的系统级示图。

技术实现思路

[0003]现在将详细参考所公开的主题的某些示例，所公开的主题的示例在随附附图中部分地图示。虽然将结合所列举的权利要求来描述所公开的主题，但是应当理解，所例示的主题不旨在将权利要求限制于所公开的主题。
[0004]贯穿该文档，以范围格式表述的值应该以灵活的方式解释为不仅包括作为范围的限制而明确叙述的数值，而且还包括涵盖在该范围内的所有个体数值或子范围，如同每个数值和子范围都被明确叙述那样。例如，“大约0.1%至大约5%”或“大约0.1%至5%”的范围应当被解释为不仅包括大约0.1%至大约5%，而且还包括在所指示范围内的个体值（例如，1%、2%、3%和4%）和子范围（例如，0.1%至0.5%，1.1%至2.2%，3.3%至4.4%）。除非另有说明，否则“大约X至Y”的陈述与“大约X至大约Y”具有相同的含义。同样，除非另有说明，否则“大约X、Y，或大约Z”的陈述与“大约X、大约Y或大约Z”具有相同的含义。
[0005]在该文档中，除非上下文另外清楚指定，否则术语“一”、“一个”或“该”用于包括一个或多于一个。除非另有说明，否则术语“或”用于指代非排他性的“或”。“A和B中的至少一个”或“A或B中的至少一个”与“A、B或A和B”具有相同的含义。此外，应当理解，本文采用的、而不是另外定义的措辞或术语，仅仅是为了描述而不是限制的目的。章节标题的任何使用旨在帮助阅读文档，而不应被解释为限制；与章节标题相关的信息可能出现在该特定章节的内部或外部。
[0006]在本文所述的方法中，在不脱离本专利技术的原理的情况下，除非在明确记载了时间或操作顺序时，否则可以以任何次序执行动作。更进一步地，特定的动作可以同时执行，除非明确的权利要求语言叙述了它们被分离地执行。例如，所要求保护的做出X的动作和所要求保护的做出Y的动作可以在单个操作内同时进行，并且所得到的处理将落入所要求保护
mm、1.7 mm、1.8 mm、1.9 mm或大约2 mm的范围中。穿通芯通孔70可以在z方向上延伸穿过芯72。芯72可以帮助减少衬底12和中介层90之间热膨胀系数中的不匹配。这可以帮助降低在封装10中发现的翘曲程度。芯72中的热膨胀系数可以在从大约3至大约12、大约5至大约8、小于、等于或大于大约3、4、5、6、7、8、9、10、11或大约12的范围中。包覆成型材料80至少部分地包住芯72。在一些示例中，包覆成型材料80可以完全包住芯72。在其中不需要切割芯72以允许组件延伸穿过的示例中，包覆成型件80可以在芯72之上延伸。
[0013]管芯或电子组件14和16可以是许多类型的管芯或电子组件。在一个示例中，管芯或电子组件14和16可以是多管芯组件封装、硅管芯、电阻器、电容器或电感器的一部分。在一些示例中，管芯14或16可以是中央处理单元、闪速存储器、无线充电器、电源管理集成电路（PMIC）、Wi
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Fi发射器、全球定位系统、专用集成电路或NAND存储器堆栈。在进一步的示例中，管芯14或16可以是存储器管芯，并且管芯16可以是中央处理单元（CPU）管芯。在其他示例中，管芯14和16这两者都可以是存储器管芯或CPU管芯。管芯14和16通过C4凸块24和通孔26耦合到电源或总线。尽管C4凸块被用作示例，但是其他连接结构也在本专利技术的范围内。虽然对于耦合到单个通孔26的每个管芯14、16，仅示出了一个C4凸块24，但是对于通过许多通孔26耦合的每个管芯14、16，可以存在许多连接点来将管芯与器件以及与外部电路连接。总体封装10可以直接连接到印刷电路板（PCB），或者耦合到被附接到诸如另一个（PCB）之类的一些其他器件的插座。在一个示例中，中介层90可以直接连接到印刷电路板（PCB），或者耦合到被附接到诸如另一个（PCB）之类的一些其他器件的插座。
[0014]管芯14和16可以包括高密度互连焊盘，诸如可以用于电力、接地或其他电耦合。高密度互连焊盘可以诸如通过高密度互连元件26电耦合到总线，诸如电力、接地或数据总线。高密度互连焊盘也可以诸如通过导电粘合剂（未示出）电耦合到导电焊盘。导电粘合剂可以是焊料（例如，焊膏）、电镀或微球，诸如被配置用于倒装器件互连的微球（例如，受控坍塌器件连接（C4）互连）。
[0015]如所示出的，桥管芯28嵌入在衬底12的空腔内。桥管芯28也可以被称为互连桥。在一个示例中，桥管芯28由硅制成，并且具有二氧化硅或氮化硅表面。桥管芯28通过凸块30连接到CPU管芯16和存储器管芯14。
[0016]如上面指出的，管芯14、16可以包括若干种类型的管芯。在下面的描述中，作为一个示例，管芯16将被称为CPU管芯，并且管芯14将被称为存储器14。在一个示例中，如在图2中所示，CPU管芯16具有最接近存储器14的第一互连区域101，用于通过嵌入式桥管芯28连接到存储器14。CPU 16具有第二互连区域102，用于与外部通孔100连接，以用于电力和外部数据输入和输出。第二互连区域可以被划分成电力互连区域和数据互连区域。在一些进一步的示例中，桥管芯28可以是多个桥管芯28中的一个。在这些示例中的一些中，桥管芯28可以仅直接耦合到管芯14或16之一。
[0017]桥管芯28包括至少部分在桥管芯28的顶表面上或顶表面中的电子凸块30。导电焊盘可以包括导电金属，诸如铜、金、银、铝、锌、镍、黄铜、青铜和铁等。
[0018]衬底12和芯72包括穿通堆积通孔70和穿通芯通孔100。堆积通孔70和穿通芯通孔100从芯72在z方向上延伸并且穿过衬底12。堆积通孔70和穿通芯通孔100可以包括任何导电材料，诸如铜。堆积通孔70和穿通芯通孔100可以成形为具有基本上圆形或多边形的轮廓。基本上圆形的轮廓的示例可以包括圆形或椭圆形轮廓。多边形轮廓的示例可以包括基
本上四边形、五边形、六边形、七边形轮廓或任何其他更高阶的多边形轮廓。堆积通孔70和穿通芯通孔100可以具有基本上恒定的横截面形状，或者它可以变化，使得堆积通孔70和穿通芯通孔100具有锥形或弯曲的轮廓。芯通孔锥形轮廓可以符合沙漏形状。
[0019]作为延伸穿过衬底12的结果，穿通通孔（through vias）70具有非1∶1的纵横本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体补片，包括：玻璃芯，具有在沿x
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y方向上延伸的第一和第二相对主表面；导电通孔，基本上在z方向上从第一主表面延伸到第二主表面；嵌入在介电材料中与导电通孔通信的桥管芯；和至少部分地包住玻璃芯的包覆成型件。2.根据权利要求1所述的半导体补片，其中玻璃芯包括钠钙玻璃、硼硅酸盐玻璃、铝硅酸盐玻璃、碱硼硅酸盐玻璃、铝硼硅酸盐玻璃、碱铝硅酸盐玻璃或其混合物。3.根据权利要求1或2中任一项所述的半导体补片，其中玻璃芯包括单片玻璃芯或层压玻璃芯。4.根据权利要求1
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3中任一项所述的半导体补片，其中玻璃芯的热膨胀系数（CTE）在从大约3至大约12的范围中。5.根据权利要求1
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4中任一项所述的半导体补片，其中穿通通孔包括导电材料。6.一种半导体封装，包括：半导体补片，所述补片包括：玻璃芯，具有在x
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y方向上延伸的第一和第二相对主表面；导电通孔，基本上在z方向上从第一主表面延伸到第二主表面；和桥管芯，与导电通路电通信；衬底，具有在x
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y方向上延伸的第三和第四相对主表面并且电耦合到穿通通孔；第一电子组件，电耦合到桥管芯；第二电子组件，电耦合到桥管芯；和包覆成型件，至少部分地包住玻璃芯、第一电子组件、第二电子组件和桥管芯。7.根据权利要求6所述的半导体封装，进一步包括耦合到穿通通孔的电源。8.根据权利要求6或7中任一项所述的半导体封装，其中玻璃芯包括钠钙玻璃、硼硅酸盐玻璃、铝硅酸盐玻璃、碱硼硅酸盐玻璃、铝硼硅酸盐玻璃、碱铝硅酸盐玻璃或其混合物。9.根据权利要求6
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8中任一项所述的半导体封装，其中玻璃芯包括单片玻璃芯或层压玻璃芯...

【专利技术属性】
技术研发人员：R，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：