形成钨结构的方法技术

本发明专利技术描述用于形成半导体装置的多层导电结构的方法。形成包括金属及额外成分的晶种层，所述额外成分与所述金属组合抑制形成在所述晶种层之上的所述金属的填料层的成核。可使用硅掺杂或合金化钨以形成所述晶种层，其中钨填料经形成在所述晶种层之上。填料经形成在所述晶种层之上。填料经形成在所述晶种层之上。

【技术实现步骤摘要】
【国外来华专利技术】形成钨结构的方法
[0001]优先权申请案
[0002]本申请案主张2018年12月28日申请的序列号为16/235,765的美国申请案的优先权权益，所述美国申请案以引用的方式并入本文中。


[0003]本文中描述的实施例大体上涉及微电子装置的钨结构的制造，例如半导体裸片上的钨结构；且更特定来说，既涉及在此类微电子装置的制造期间(例如在半导体晶片的处理期间)形成此类钨结构的方法，又涉及所得装置。

技术介绍

[0004]微电子装置渗透到日常生活的方方面面。存在对小型化及降低功率要求以及提高处理能力及速度的持续需求。在这些竞争性需求下，底层电路系统的复杂性及密度以及用以形成此类电路系统的制造工艺的复杂性增长。随着形成此电路系统的结构的密度增加，其结果是个别导电结构的尺寸缩减，制造具有可接受电性质的导电结构变得越来越具挑战性。
[0005]此类微电子装置的实例包含半导体结构(例如形成在半导体衬底(称为“半导体裸片”)上的半导体装置)以及可形成在中介层及/或其它非半导体衬底之上的电路组件及互连件。半导体结构包含半导体、电介质及导电元件，全都经图案化以形成电路组件及所述电路组件之间的所期望互连件。导电结构通常由一或多种金属或含金属材料形成。然而，以常规方式形成的导电结构的电阻通常随着导电结构的临界尺寸减小而增加，从而潜在地使具有必要电性质的半导体结构的制造复杂化。因此，以常规方式形成的导电结构可能需要比所期望的更大的线宽来维持合适的电性质(例如可接受的低电阻)以用于装置的操作；或可能需要使用异类材料及/或处理方法来形成合适的结构。

技术实现思路
附图说明
[0006]图1是说明根据本描述的用于制造具有钨导电结构的衬底(例如(举例来说)半导体裸片衬底)的实例工艺的框图。
[0007]图2A到2E说明在实例处理流程的循序阶段期间的并入钨导电结构的实例半导体裸片的代表性部分的简化横截面表示。
具体实施方式
[0008]以下描述及图式充分地说明特定实施例以使所属领域的技术人员能实践所述实施例。其它实施例可并入结构变化、逻辑变化、电变化、工艺变化及其它变化。一些实施例的部分及特征可经包含于其它实施例的部分及特征中或代替其它实施例的部分及特征。权利
要求书中陈述的实施例涵盖那些权利要求的所有可用等效物。
[0009]然而，随着在半导体装置中使用常规材料的导电结构的临界尺寸减小，例如达到20nm及以下，以常规方式形成的导电材料的电阻通常增加。在其中期望较长的导体长度的一些应用中，在减小的临界尺寸下，增加的电阻可排除其它优选导电材料的使用。增加的电阻因此影响装置设计且可致使使用更多异类材料或处理方法，或设计及实施新的、复杂的装置设计，以减少尺寸减小的影响。
[0010]本公开提出用于以某种方式形成导电钨结构以提供相对于以常规方式形成的钨结构有所改进的导电性的各种实施例。在所描述的实例工艺中，通过晶种材料的使用沉积钨。晶种材料既包含钨又包含组合物中的另一材料以促进在晶种材料之上形成所期望性质的填充材料。专利技术者已识别到，如果钨的至少大多数部分(50％或更多)呈阿尔法状态(如本文中稍后论述)且如果钨中的大多数展现大晶粒大小，那么可形成相对低电阻的钨结构。举例来说，钨填充材料的所期望物理性质可为钨填充材料中的大多数展现约20nm或更大的晶粒大小(如由最长尺寸的晶粒确定)；且针对许多实例，在约30nm到50nm的范围内的晶粒大小将是合意的。本文中的术语“约”意味着包含
±
10％的变动以提供制造工艺、测量技术等的变动。
[0011]因此，将选择晶种材料中的额外材料以抑制随后形成的钨填充材料在形成在晶种层上时的成核，借此促进此相对大晶粒的钨如上文描述那样形成。仅关于此材料无需存在成核抑制性质，但当钨填料经形成在晶种层之上时在晶种层中需要存在成核抑制性质。在一些实例中，此额外成核抑制材料可作为金属的掺杂剂而存在；而在其它实例中，成核抑制材料可与钨合金化。在一些实施例中，晶种材料的组合物及钨填充材料(形成导电结构的块体的填充材料)的成核的抑制还将导致钨填充材料中的大多数由较大晶粒形成(例如，在一些实例中，在30nm到50nm的范围内)。针对一些实例，具有具超过20nm的最长尺寸的晶粒的钨填充材料可形成钨填充材料的至少约70％。在其它实例中，如果存在于钨填充材料的仅约五分之一％中，那么具有具超过20nm的最长尺寸的晶粒的钨填充材料可提供有益的电性质。
[0012]出于本描述的目的，术语“晶种层”用于描述既具有金属又具有成核抑制材料的结构的形成。术语“晶种层”不暗示任一材料是以其形成的任何形式(即，材料可以不同于所属领域的技术人员可认为是“层”的形式的形式来沉积，且两种成分材料可同时或循序地进行沉积；且术语“层”的使用不暗示形成于其上的底层支撑件结构的任何均匀程度或连续覆盖程度)。举例来说，晶种层可经沉积为膜或可不经沉积为膜(例如具有10nm或更小的尺寸)；且可不一定覆盖钨填料将形成于其之上的整个支撑件表面。
[0013]在所描述的实例中，晶种层包含钨，其中存在硅以抑制后续钨填料的成核；且可经形成在导电钨结构将形成在其上的衬底的支撑表面。在一些实例中，此晶种层可包含按原子量计在4％到28％的范围内存在的硅。
[0014]如下文更详细论述，支撑表面可具有各种材料及配置。可使用的一种实例配置是其中支撑表面是至少部分界定结构中的凹口的表面的配置。举例来说，支撑表面可至少部分由电介质层界定。在一些实例中，凹口可为细长导电线将经穿过其而形成的沟槽。
[0015]其中使用细长导电迹线的一个实例应用是在存储器阵列中。在存储器阵列中，例如字线及位线的导电线通常跨存储器阵列的很大一部分(或全部存储器阵列)延伸。虽然钨
通常是用于至少一些这些线的优选材料，但使用以常规方式沉积的钨可在减小尺寸的结构中产生非最优的电特性；例如，在其中钨结构的临界尺寸是100nm或更小的结构中。
[0016]微电子装置可包含潜在地受益于相对低电阻钨导电线的多个结构，包含半导体裸片本身上的结构，以及封装衬底、中介层、重布层等上的结构。出于本公开的目的，术语“衬底”将用于识别用于包含于微电子装置中的所描述的钨结构将形成于其上的任何结构(其可为例如半导体晶片、个别半导体裸片、中介层等(如上文论述)；而术语“半导体装置衬底”用于明确识别存在于在半导体晶片上或在类似半导体结构上形成半导体裸片的多个阶段中的任何者处的结构。所有此类结构都可受益于在其中形成相对低电阻的钨结构。
[0017]图1描绘用于在衬底之上制造导电钨结构的实例工艺的流程图。出于本文中实例的目的，在半导体装置衬底(例如半导体裸片的衬底)的上下文中描述衬底。因此，衬底半导体材料(在本文中称为“晶片”)可为例如Si、Ge或化合物半导体(例如SiC、SiGe、III
‑
V族半导体(例如GaAs或InP或三元/四元半导体)或所属领域的技术人员所知的其它半导体材料)。上文各种实例的一个说明性实施例是在半导体裸片本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种形成多层结构的方法，所述方法包括：在电介质层级中形成凹口；在所述凹口中形成包括钨及硅的晶种层；及在所述晶种层之上形成钨填料，其中所述钨填料的所述钨中的大多数具有具至少20nm的最长尺寸的晶粒大小。2.根据权利要求1所述的方法，其中所述晶种层中所述硅的量按所述晶种层的原子量计在约4％到28％之间。3.根据权利要求1所述的方法，其中所述晶种层的钨包括阿尔法及贝塔相钨两者。4.根据权利要求3所述的方法，其中所述晶种层按原子量计是约10％到60％的贝塔相钨。5.根据权利要求1所述的方法，其中所述晶种层在所述凹口中接触所述电介质层级及所述钨填料两者。6.根据权利要求1所述的方法，其中形成所述晶种层包括使用硅掺杂所述钨以形成掺杂硅的钨晶种层。7.根据权利要求1所述的方法，其中形成所述晶种层包括同时沉积硅及钨。8.根据权利要求1所述的方法，其中所述钨填料所述钨中的所述大多数是阿尔法相钨且具有在30nm与50nm之间的晶粒大小。9.根据权利要求1所述的方法，其进一步包括在所述含硅的钨晶种层的沉积之后执行处理以在300℃或更大的温度下沉积所述钨。10.根据权利要求8所述的方法，其中形成所述晶种层包括通过物理气相沉积(PVD)沉积钨。11.根据权利要求9所述的方法，其中所述钨填料通过化学气相沉积(CVD)沉积。12.根据权利要求1所述的方法，其中在所述晶种层之上形成所述钨填料包括在所述含钨晶种层之上形成钨结构，所述钨结构形成导电线，其中所述钨的至少50％呈阿尔法相，且其中所述钨的至少50％具有具至少约20纳米的最大尺寸的晶粒大小。13.根据权利要求12所述的方法，其中形成所述晶种层包括使用硅掺杂钨。14.根据权利要求13所述的方法，其中形成所述晶种层包括沉积包括钨及硅的合金。15.根据权利要求12所述的方法，其中形成所述晶种层包括通过等离子体气相沉积共同沉积硅及钨。16.一种半导体装置，其包括：电介质层级，其包括凹口；含硅的钨晶种层，其经安置于所述凹口中；及钨填充材料...

【专利技术属性】
技术研发人员：D，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：