带有抑制控制的钨特征填充制造技术

提供了用于半导体制造中的选择性抑制控制的系统和方法。一种示例性方法包括提供包括具有特征内部和一个或多个特征开口的特征的衬底。在特征内部的表面上形成成核层。基于差异化抑制轮廓，在成核层的表面上选择性地形成非保形本体层以留下由非保形本体层覆盖的成核层的区域，以及未覆盖的成核层的区域。在成核层的覆盖和未覆盖区域上选择性地形成抑制层。根据差异化抑制轮廓将钨沉积在特征中。根据差异化抑制轮廓将钨沉积在特征中。根据差异化抑制轮廓将钨沉积在特征中。

【技术实现步骤摘要】
【国外来华专利技术】带有抑制控制的钨特征填充
优先权要求
[0001]本申请要求于2019年2月13日提交的美国专利申请序列号62/805,197的优先权，该美国专利申请的全部内容通过引用并入本文。


[0002]本公开总体上涉及带有增强抑制控制的钨特征填充，特别是其用于半导体制造中的衬底处理。

技术介绍

[0003]这里提供的背景描述是为了概括地呈现本公开的上下文。当前指明的专利技术人的工作(就其在本背景部分中描述的范围而言)以及在提交时可能不另外作为现有技术的各描述方面均未明示或暗示被承认为对抗本公开的现有技术。
[0004]钨沉积用于在芯片上形成诸如触点、通孔和插塞等导电特征。这些特征很小，通常很窄，并且只使用少量金属，因此使器件电阻最小化并实现完全填充可能很困难。在纳米尺度上，即使是轻微的特征缺陷也会影响器件性能或导致芯片故障。
[0005]随着半导体制造商转向更小的技术节点，钨触点金属化工艺面临显著的缩放和集成挑战，例如使接触电阻最小化以满足先进器件的低功耗和高速要求。对于纳米级结构，使用传统的化学气相沉积(CVD)完全填充钨(W)受到传统的阻挡膜和沉积技术引起的突起(overhang)的限制。这会导致在完全填充可能发生之前闭合特征开口，从而导致空隙、更高的电阻和触点故障。即使完全填充的较小特征也含有较少的钨，这导致较高的接触电阻。先进的存储器和逻辑特征需要实现完全、无缺陷的钨填充，同时降低本体钨的电阻率的沉积技术。需要在减小的厚度(相对于物理气相沉积/CVD阻挡膜)下良好的阻挡台阶覆盖和较低的电阻率，以改善触点填充并降低接触电阻。
[0006]使用CVD技术来沉积导电材料是许多半导体制造工艺的组成部分。这些材料可用于水平互连件、相邻金属层之间的通孔、第一金属层与硅衬底上的器件之间的触点以及高纵横比特征。在传统的钨沉积工艺中，在沉积室中将衬底加热到预定的处理温度，并且将用作种子层或成核层的含钨材料薄层沉积。此后，将剩余的含钨材料(本体层)沉积在成核层上。通常，含钨材料是通过用氢(H2)还原六氟化钨(WF6)形成的。将含钨材料沉积在包括特征和场区的衬底的整个暴露表面区域上。
[0007]将含钨材料沉积到小的尤其是高纵横比的特征中可能导致在填充的特征内部形成接缝和空隙。大接缝可能导致高电阻、污染和填充材料的损耗以及以其他方式降低集成电路的性能。例如，在填充工艺之后，接缝可能会靠近场区延伸，然后在化学机械平坦化(CMP)期间打开。

技术实现思路

[0008]在一些方法示例中，一种用于衬底处理中的选择性抑制控制的方法包括提供衬
底，该衬底包括具有特征内部和一个或多个特征开口的特征；在特征内部的表面上形成成核层；基于差异化抑制轮廓，在成核层的表面上选择性地形成非保形本体层，以留下由非保形本体层覆盖的成核层的区域，以及未覆盖的成核层的区域；在成核层的覆盖区域和未覆盖区域上选择性地形成抑制层；以及根据差异化抑制轮廓在特征中选择性地沉积钨。
[0009]在一些示例中，在特征内部的表面上形成的成核层是保形成核层。
[0010]在一些示例中，成核层的覆盖区域包括特征内部的上部区域。
[0011]在一些示例中，特征内部的上部区域对应于在保形成核层和抑制层之间形成的非保形本体层的外表面的边界。
[0012]在一些示例中，成核层的覆盖区域邻近特征的敞开的嘴部。
[0013]在一些示例中，在成核层的表面上选择性地形成非保形本体层包括在将抑制层施加到成核层的覆盖区域或未覆盖区域之前将本体层施加到成核层。
[0014]在一些示例中，示例性方法进一步包括在特征内部的上部区域中的本体层上形成抑制层，以及在特征内部的中间区域中的成核层的覆盖区域上形成抑制层。
[0015]在一些示例中，示例性方法进一步包括不在特征内部的无抑制下部区域中形成抑制层。
[0016]在一些示例中，示例性方法进一步包括不在中间区域中形成非保形本体层，使得抑制层直接位于中间区域中的成核层上。
[0017]在一些示例中，抑制层对非保形本体层的差异化效应比较强，而抑制层对成核层的差异化效应比较弱。
[0018]在一些系统示例中，一种系统包括存储器和至少一个处理器，该处理器由存储器中的指令配置以执行或控制用于衬底处理中的选择性抑制控制的方法中的操作，该衬底包括具有特征内部和一个或多个特征开口的特征，该操作至少包括：在特征内部的表面上形成成核层；基于差异化抑制轮廓，在成核层的表面上选择性地形成非保形本体层，以使非保形层覆盖成核层的区域，以及未覆盖成核层的区域；在成核层的覆盖区域和未覆盖区域上选择性地形成抑制层；以及根据差异化抑制轮廓在特征中选择性地沉积钨。该系统的进一步特征可以包括以上进一步概括的示例性方法的一个或多个操作。
[0019]在进一步的示例中，非暂时性机器可读介质可以包括指令，当被机器读取时，该指令使得机器执行上面或本文其他地方进一步概括的示例性方法的一个或多个操作。
附图说明
[0020]一些实施方案通过示例而非限制的方式在附图中以图示出：
[0021]图1A至图1G示出了可以根据本文所述的方法填充的各种结构的示例。
[0022]图1H描绘了在硅衬底中包括bWL(bWL)的动态随机存取存储器(DRAM)架构的示意性示例。
[0023]图1I示出了DRAM bWL典型的未填充和填充的不对称窄沟槽结构。
[0024]图1J示出了间隙填充期间的线弯曲现象。
[0025]图1K是示出了作为钨
‑
钨键半径r的函数的原子间力的曲线图。
[0026]图2示出了根据示例性实施方案的两个特征的示意图。
[0027]图3示出了根据示例性实施方案的特征显影期间特征的示意图。
[0028]图4示出了根据示例性实施方案的生长轮廓曲线图。
[0029]图5示出了根据示例性实施方案的示例性方法中的示例性操作。
[0030]图6是示出了在特征填充的各个阶段的特征的示意图。
具体实施方式
[0031]下面的描述包括体现本公开的说明性实施方案的系统、方法和技术。在以下描述中，为了解释的目的，阐述了许多具体细节以提供对示例性实施方案的透彻理解。然而，对于本领域技术人员显而易见的是，可以在没有这些具体细节的情况下实践本专利技术主题。
[0032]该专利文件公开的一部分包含受版权保护的材料。版权所有者不反对任何人对专利文件或专利公开的传真复制，因为它出现在专利商标局专利文件或记录中，但除此之外保留所有版权。以下备注适用于下文所述的软件和数据以及构成本文档一部分的附图：Lam Research Corporation 2019
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2020，保留所有权利。
[0033]本文描述了用钨填充特征的方法和相关系统和设备。应用示例包括逻辑和存储器触点填充、DRAM bWL填充、竖直集成存储器栅极/字线填充以及与硅通孔(TSV)的三维(3D)集成。本文所述的方法可本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种用于衬底处理中的选择性抑制控制的方法，所述方法包括：提供包括具有一个或多个特征开口和特征内部的特征的衬底；在所述特征内部的表面上形成成核层；基于差异化抑制轮廓，在所述成核层的表面上选择性地形成非保形本体层以留下由所述非保形本体层覆盖的所述成核层的区域，以及未覆盖的所述成核层的区域；在所述成核层的覆盖区域和未覆盖区域上选择性地形成抑制层；以及根据所述差异化抑制轮廓在所述特征中选择性地沉积钨。2.根据权利要求1所述的方法，其中在所述特征内部的表面上形成的所述成核层是保形成核层。3.根据权利要求2所述的方法，其中所述成核层的所述覆盖区域包括所述特征内部的上部区域。4.根据权利要求3所述的方法，其中所述特征内部的所述上部区域对应于在所述保形成核层和所述抑制层之间形成的所述非保形本体层的外表面的边界。5.根据权利要求1所述的方法，其中所述成核层的所述覆盖区域邻近所述特征的敞开的嘴部。6.根据权利要求1所述的方法，其中在所述成核层的表面上选择性地形成所述非保形本体层包括在将所述抑制层施加到所述成核层的所述覆盖区域或所述未覆盖区域之前将所述本体层施加到所述成核层。7.根据权利要求1所述的方法，进一步包括在所述特征内部的上部区域中的所述本体层上形成所述抑制层，以及在所述特征内部的中间区域中的所述成核层的所述覆盖区域上形成所述抑制层。8.根据权利要求7所述的方法，进一步包括不在所述特征内部的无抑制下部区域中形成抑制层。9.根据权利要求7所述的方法，进一步包括不在所述中间区域中形成所述非保形本体层，使得所述抑制层直接位于所述中间区域中的所述成核层上。10.根据权利要求1所述的方法，其中所述抑制层对所述非保形本体层的差异化效应相对较强；并且其中所述抑制层对所述成核层的所述差异化效应相对较弱。11.一种系统，其包括存储器和至少一个处理器，该处理器由所述存储器中的指令配置...

【专利技术属性】
技术研发人员：杨宗翰，迈克尔，
申请(专利权)人：朗姆研究公司，
类型：发明
国别省市：