在背侧电力输送中替换埋式电力轨制造技术

本披露内容的各方面提供了一种用于制造半导体器件的方法。该方法包括：通过从与衬底的第二侧相反的该衬底的第一侧进入，在该衬底上形成虚拟电力轨。进一步地，该方法包括：通过进入该衬底的第一侧，在该衬底上形成晶体管器件和第一布线层。这些虚拟电力轨被定位于该衬底的第一侧的这些晶体管器件的水平下方。然后，该方法包括：通过从与该衬底的第一侧相反的该衬底的第二侧进入，用导电电力轨来替换这些虚拟电力轨。些虚拟电力轨。些虚拟电力轨。

【技术实现步骤摘要】
【国外来华专利技术】在背侧电力输送中替换埋式电力轨
[0001]相关申请的交叉引用
[0002]本申请要求于2019年2月19日提交的美国临时申请号62/807,451“Replacement Buried Power
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Rail in Backside Power Delivery[在背侧电力输送中替换埋式电力轨]”的优先权权益，该美国临时申请通过援引以其全文并入本文。


[0003]本披露内容描述了总体上涉及半导体器件和制作工艺的实施例。

技术介绍

[0004]从历史上看，在半导体行业中，已经在一个平面上创建晶体管，并在上方形成布线/金属化，并且因此，这被表征为二维(2D)电路或2D制造。微缩工作大大增加了2D电路中每单位面积晶体管的数量。由于传统的2D微缩显示出投资回报率正在迅速下降，因此半导体行业正在寻找第3维度，以保持节点与节点之间在功率
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性能
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面积
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成本(PPAC)方面的改进。利用竖直轴线来提高晶体管密度的一种非常有前景的方法是被称为互补FET(CFET)的新器件架构。在CFET方法中，具有N型器件和P型器件的逻辑单元基本上是折叠的，使得这两个器件中的一个器件(比如P型器件)被设置在这两个器件中的另一器件(比如N型器件)之上，同时这两个器件共享公共栅极。

技术实现思路

[0005]本披露内容涉及结合了鳍式场效应晶体管(FINFET)、纳米线、纳米片或互补堆叠纳米线和/或纳米片的存储器和逻辑两者的器件制造。在标准逻辑单元内，到器件(例如，晶体管)的电力通过电力轨被供应给源极/漏极接触件，这些电力轨连接至后段制程(BEOL)金属层中的其余电力输送网络(PDN)。通常，电力轨沿通常被称为东西取向的取向跨相邻的单元延伸。由于电力轨需要向多个单元供应电力，因此与在这些单元内使用的标准路由轨道/信号线相比，这些电力轨经常以大得多的尺寸(例如，更大的宽度)来实施。通常，电力轨相较于正常路由线路的尺寸差异可能高达3倍到4倍，因此电力轨在单元设计内占用了大量面积。电力轨需要较大的临界尺寸来保持整个轨的充足电阻，从而保持充足的电力分配目标，该电力分配目标包括IR降和器件内需要向电力轨供电的频率。
[0006]已经设计了一种方法，通过使电力轨的尺寸更深(例如，具有更高的纵横比)来减小电力轨的横向尺寸(宽度)，以便在有效保持电力轨中的金属总体积不变或增加的同时实现更小的自上而下的截面(例如，更小宽度的金属线)。纵横比的提高提供了整个电力轨的更低电阻，这提供了保持改善的IR降的能力并且减小了需要向电力轨供电的频率。在最低的金属层面中单纯提高电力轨的纵横比通常很困难，因为这将促使纵横比更大的过孔将信号线连接至器件(例如，更高的过孔电阻)，或者将要求信号线也具有类似的纵横比，而这将会造成BEOL中轨道之间的电容增加。一种方法包括将电力轨“埋入”或定位于物理器件(例如，晶体管)下方，其中，电力轨的纵横比可以独立于BEOL中的信号线而增加，这提供了一种
显著降低整个电力轨的电阻而不会对BEOL中的过孔电阻或电容产生任何负面影响的手段。在该方法中，通过自下而上的方法而不是通过常规布线结构向金属接触件供应电力，该常规布线结构的电力轨被定位成与晶体管单元处于同一平面或在其上方。
[0007]将电力轨定位于或埋入物理器件下方使得单元面积减小。例如，在标准单元布局库中，通常将这些单元实现为高度固定、宽度可变的单元。固定的高度使得这些单元能够成行放置，并且简化了自动布局设计的工艺。行方向是被称为东西取向的取向，而与东西取向垂直的方向则被称为北南取向。根据该命名惯例，M0通常将包含在东西取向上延伸的线路，而M1将具有在北南取向上延伸的线路。后续的金属层将相对于前面的金属层垂直延伸。
[0008]将电力轨埋入物理器件下方使得单元高度减小。按照惯例，用金属轨道的数量而非物理尺寸来报告给定标准单元的高度。例如，六轨道(6T)单元的高度为6个金属节距。对于40nm的金属节距，6T单元的高度为240nm(无论在其设计中实际使用了多少金属轨道)。各种标准单元设计可以使用更多或更少的轨道，但是逻辑单元在M0上通常需要至少4个信号路由轨道来完成晶体管的第一级信号布线。电力供应要求通常将电力轨的宽度限制为等于3个金属半节距，使得对应的单元为12个半节距，即高度为6个节距或6T。将电力轨埋入使得相应的单元高度减小到4T或更小。
[0009]可以沿着公共电力轨实现在东西方向上延伸的同一行中的单元到Vss或Vdd的连接。进一步地，可以沿着公共电力轨实现相邻的两行到Vss或Vdd的连接。在示例中，电力轨(例如，Vdd)位于上行标准单元与下行标准单元之间。该电力轨在东西取向上延伸。上行中的单元朝北，而下行中的单元朝南，并且它们例如可以共用该电力轨作为Vdd电力供应。电力轨可以通过上行中的朝北单元分接(tap)，并且同样可以通过下行中的相邻朝南单元分接。对于大型非埋式轨的情况，这是可以接受的，因为轨上有充足的空间来进行这两种连接，并且这些连接是通过自上而下的集成方法实现的，即过孔通过轨被转接到下方的金属漏极(比如用于金属化的通道或隧道)。因此，在光刻或图案化中实现的任何对准将通过刻蚀工艺直接转移。然而，关于埋式轨的实施例，取决于满足电阻规格所需的纵横比有多大，电力轨可以被包封在浅沟槽隔离(STI)内或者被同时包封在体硅和STI内。可能难以实现向下穿过替换金属漏极的氧化物填充物并且落在金属轨(而非与轨物理邻近的STI)上的连接。任何放置错误将会导致轨的额外金属填充物，因为在连接至埋式轨之后该工艺的下一步骤会是使金属漏极金属化。相反，任何与电力轨的连接不充分的放置错误都会产生显著的电阻损失，尤其是在轨与金属漏极之间的连接尺寸小于12nm的设计中。
[0010]对于来自沿北南取向的两个相邻单元的两个源极/漏极接触件被从公共电力轨下拉的情况，实际上可以共享这两个标准单元之间的源极/漏极接触件或电极，这使得过孔连接的放置能够(a)增加改善直径从而过孔电阻，并且(b)被放置在电力轨宽度内的任何地方，从而提供一定的边缘放置错误(EPE)缓解。
[0011]在将电力轨埋入有源器件下方的集成过程中，产生了几个额外的挑战。这些问题还受几种因素的影响，包括要使用的轨的尺寸、在集成工艺序列中要实施埋式轨的位置、埋式电力轨在硅或SiGe鳍式结构(或在纳米片全环绕栅极(GAA)工艺中使用的Si/SiGe鳍式超晶格)附近的放置、这些轨进行分接的密度和位置(在单个标准单元内以及在沿北南取向的两个相邻单元之间)、用于埋式轨的金属以及轨金属化所需的任何相关联的衬垫及其与金属漏极的后续连接、以及在集成中如何以及在何处创建埋式电力轨的热限制。
[0012]本文的示例实施例主要关注于描述用于埋式电力轨的应用。但是，该应用是非限制性的。本文的实施例可以扩展到涵盖存在于物理器件下方的任何背侧布线(比如路由线路或局部互连或单元到单元的互连线)，以及直接从晶圆背面向电力轨供电的埋式配电网络。
[0013]本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种用于制造半导体器件的方法，该方法包括：通过从与衬底的第二侧相反的该衬底的第一侧进入，在该衬底上形成虚拟电力轨；通过进入该衬底的第一侧，在该衬底上形成晶体管器件和第一布线层，这些虚拟电力轨被定位于该衬底的第一侧的这些晶体管器件的水平下方；以及通过从与该衬底的第一侧相反的该衬底的第二侧进入，用导电电力轨来替换这些虚拟电力轨。2.如权利要求1所述的方法，其中，通过从该衬底的第二侧进入，用这些导电电力轨来替换这些虚拟电力轨包括：从该第二侧减薄该衬底；从该第二侧显露这些虚拟电力轨；以及从该第二侧用这些导电电力轨来替换这些虚拟电力轨。3.如权利要求2所述的方法，其中，从该第二侧减薄该衬底包括：在该衬底的第二侧使用刻蚀工艺、磨削工艺和化学机械抛光(CMP)工艺中的至少一者来减薄该衬底。4.如权利要求2所述的方法，进一步包括：一旦显露出这些虚拟电力轨就停止该减薄。5.如权利要求2所述的方法，进一步包括：一旦检测到停止层就停止该减薄，该停止层是这些虚拟电力轨的一部分。6.如权利要求4所述的方法，其中，这些虚拟电力轨的深度大于500纳米。7.如权利要求3所述的方法，进一步包括：在该衬底的厚度满足厚度要求时停止该减薄。8.如权利要求7所述的方法，进一步包括：形成与这些虚拟电力轨对准的刻蚀掩模图案；以及根据这些刻蚀掩模图案来刻蚀该衬底的材料以显露这些虚拟电力轨。9.如权利要求8所述的方法，进一步包括：根据这些刻蚀掩模图案来刻蚀该衬底的材料，直到显露出刻蚀停止层为止，该刻蚀停止层是这些虚拟电力轨的一部分。10.如权利要求1所述的方法，其中，通过从该衬底的第二侧进入，用导电电力轨来替换这些虚拟电力轨进一步包括：选择性地从该衬底的第二侧移除这些虚拟电力轨的材料，以形成通向该衬底的第二侧的轨开口；以及用导电堆...

【专利技术属性】
技术研发人员：姜浩英，拉尔斯，
申请(专利权)人：东京毅力科创株式会社，
类型：发明
国别省市：