半导体结构及其制造方法技术

方法包括：提供结构，该结构具有衬底、衬底上方的第一介电层、第一介电层上方并且连接第一源极/漏极(S/D)部件和第二S/D部件的一个或多个半导体沟道层、以及接合一个或多个半导体沟道层的栅极结构；从结构的背面蚀刻衬底以形成暴露第一S/D部件的第一沟槽和暴露第二S/D部件的第二沟槽；在第一沟槽中形成S/D接触件；蚀刻第一介电层的至少部分，使得S/D接触件的部分在结构的背面从第一介电层突出；以及在S/D接触件上方沉积密封层，其中，密封层覆盖栅极结构和密封层之间的气隙。本申请的实施例还涉及半导体结构及其制造方法。及半导体结构及其制造方法。及半导体结构及其制造方法。

【技术实现步骤摘要】
半导体结构及其制造方法


[0001]本申请的实施例涉及半导体结构及其制造方法。

技术介绍

[0002]半导体集成电路(IC)行业经历了指数式增长。IC材料和设计的技术进步已生产出多代IC，其每一代都比上一代具有更小且更复杂的电路。在IC发展的过程中，功能密度(即，每个芯片区互连器件的数量)已普遍增加，而几何尺寸(即，可使用制造工艺制造的最小元件(或线路))则已减小。这种按比例缩小工艺通常通过提高生产效率和降低相关成本带来效益。这种按比例缩小也增加了处理和制造IC的复杂度。
[0003]近来，已经引入了多栅极器件，以通过增加栅极
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沟道耦合、减少断态电流和减少短沟道效应(SCE)来改善栅极控制。已经引入的一种这样的多栅极器件是鳍式场效应晶体管(FinFET)。FinFET得名于鳍状结构，这种鳍状结构从其上形成FinFET的衬底延伸，并用于形成FET沟道。另一种多栅极器件是全环栅(GAA)晶体管，部分地引入是为了解决与FinFET相关的性能挑战。GAA器件得名于栅极结构，这种栅极结构可围绕沟道区延伸，从而在沟道的四个侧面上提供到沟道的通道。GAA器件与传统的互补金属氧化物半导体(CMOS)工艺兼容，其结构使得它们在保持栅极控制和减少SCE的同时得以进行大规模扩展。
[0004]传统上，多栅极器件(例如，FinFET和GAA器件)以向上堆叠的方式构建，在最低级处具有晶体管且在晶体管的顶部上具有互连件(通孔和导线)，以提供与晶体管的连接。电源轨(诸如电压源和接地层的金属布线)也位于晶体管上方，并且可以是互连件的部分。随着集成电路不断缩小，电源轨也在不断缩小。这不可避免地导致电源轨上的电压降增加，以及集成电路的功耗增加。因此，尽管对其预期用途来说，半导体制造中现存方法已经足够，但其并非在所有方面都已完全令人满意。其中一个关注的领域是，如何在IC的背面形成具有减小的电阻和减小的耦合电容的电源轨和通孔。

技术实现思路

[0005]本申请的一些实施例提供了一种制造半导体结构的方法，包括：提供具有正面和背面的结构，所述结构包括衬底、位于所述衬底上方的第一介电层、位于所述第一介电层上方并且连接第一源极/漏极(S/D)部件和第二源极/漏极部件的一个或多个半导体沟道层，以及接合所述一个或多个半导体沟道层的栅极结构，其中，所述衬底位于所述结构的所述背面处并且所述栅极结构位于所述结构的所述正面处；从所述结构的所述背面蚀刻所述衬底以形成暴露所述第一源极/漏极部件的第一沟槽和暴露所述第二源极/漏极部件的第二沟槽；在所述第一沟槽中形成源极/漏极接触件；蚀刻所述第一介电层的至少部分，使得所述源极/漏极接触件的部分在所述结构所述背面从所述第一介电层突出；以及在所述源极/漏极接触件上方沉积密封层，其中，所述密封层覆盖所述栅极结构和所述密封层之间的气隙。
[0006]本申请的另一些实施例提供了一种制造半导体结构的方法，包括：提供具有正面
和背面的结构，所述结构包括衬底、位于所述衬底上方的半导体鳍、位于所述半导体鳍上方的第一源极/漏极(S/D)部件和第二源极/漏极部件、位于所述半导体鳍上方的介电覆盖层、位于所述介电覆盖层上方并且连接所述第一源极/漏极部件和所述第二源极/漏极部件的一个或多个半导体沟道层，以及接合所述一个或多个半导体沟道层的栅极结构，其中，所述衬底位于所述结构的所述背面处并且所述栅极结构位于所述结构的正面处；从所述结构的所述背面减薄所述结构直到暴露所述半导体鳍；从所述结构的所述背面蚀刻所述半导体鳍以形成暴露所述第一源极/漏极部件的第一沟槽和暴露所述第二源极/漏极部件的第二沟槽；在所述第二沟槽中沉积介电层；在所述第一沟槽中形成源极/漏极接触件；使所述介电覆盖层从所述结构的所述背面凹进，从而暴露所述源极/漏极接触件的侧壁；在所述源极/漏极接触件的所述侧壁上形成介电衬垫；在所述源极/漏极接触件上方沉积密封层，从而产生夹在所述栅极结构和所述密封层之间的气隙；以及在所述密封层上方形成金属布线层，其中，所述金属布线层电耦合到所述源极/漏极接触件。
[0007]本申请的又一些实施例提供了一种半导体结构，包括：第一源极/漏极(S/D)部件和第二源极/漏极(S/D)部件；一个或多个沟道半导体层，连接所述第一源极/漏极部件和所述第二源极/漏极部件；栅极结构，接合所述一个或多个沟道半导体层，其中，所述第一源极/漏极部件和所述第二源极/漏极部件、所述一个或多个沟道半导体层以及所述栅极结构都位于所述半导体结构的正面处；金属布线层，位于所述半导体结构的背面处；以及密封层，位于所述金属布线层和所述栅极结构之间，其中，所述密封层通过所述密封层与栅极结构之间的气隙与所述栅极结构间隔开。
附图说明
[0008]当结合附图进行阅读时，从以下详细描述可最佳理解本专利技术。需强调的是，根据工业中的标准实践，各个部件未按比例绘制，并且仅用于说明目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
[0009]图1A、图1B、图1C和图1D示出了根据本专利技术的各方面形成具有背面金属布线层和背面气隙的半导体器件的方法的各个实施例的流程图。
[0010]图2A、图3A、图4A、图5A、图6A、图7A、图8A、图9A、图10A、图11A、图12A、图13A、图14A、图15A、图16A、图17A、图18A、图19A、图20A、图21A、图22A、图23A、图24A、图25A、图26A、图27A、图28A、图29A和图30A示出了根据一些实施例的半导体器件的部分的俯视图。
[0011]图2B、图3B、图4B、图5B、图6B、图7B、图8B、图9B、图10B、图11B、图12B、图13B、图14B、图15B、图16B、图17B、图18B、图19B、图20B、图21B、图22B、图23B、图24B、图25B、图26B、图27B、图28B、图29B和图30B示出了根据一些实施例的分别沿图2A、图3A、图4A、图5A、图6A、图7A、图8A、图9A、图10A、图11A、图12A、图13A、图14A、图15A、图16A、图17A、图18A、图19A、图20A、图21A、图22A、图23A、图24A、图25A、图26A、图27A、图28A、图29A和图30A中的B
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B线的半导体器件的部分的截面图。
[0012]图2C、图4C、图5C、图6C、图7C、图8C、图9C、图10C、图11C、图12C、图13C、图14C、图15C、图16C、图17C、图18C、图19C、图20C、图21C、图22C、图23C、图24C、图25C、图26C、图27C、图28C、图29C和图30C示出了根据一些实施例的分别沿图2A、图4A、图5A、图6A、图7A、图8A、图9A、图10A、图11A、图12A、图13A、图14A、图15A、图16A、图17A、图18A、图19A、图20A、图21A、
图22A、图23A、图24A、图25A、图26A、图27A、图28A、图29A和图30A中的C
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C本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种制造半导体结构的方法，包括：提供具有正面和背面的结构，所述结构包括衬底、位于所述衬底上方的第一介电层、位于所述第一介电层上方并且连接第一源极/漏极(S/D)部件和第二源极/漏极部件的一个或多个半导体沟道层，以及接合所述一个或多个半导体沟道层的栅极结构，其中，所述衬底位于所述结构的所述背面处并且所述栅极结构位于所述结构的所述正面处；从所述结构的所述背面蚀刻所述衬底以形成暴露所述第一源极/漏极部件的第一沟槽和暴露所述第二源极/漏极部件的第二沟槽；在所述第一沟槽中形成源极/漏极接触件；蚀刻所述第一介电层的至少部分，使得所述源极/漏极接触件的部分在所述结构所述背面从所述第一介电层突出；以及在所述源极/漏极接触件上方沉积密封层，其中，所述密封层覆盖所述栅极结构和所述密封层之间的气隙。2.根据权利要求1所述的方法，还包括：在所述源极/漏极接触件的所述部分的侧壁上形成介电衬垫，其中，所述密封层与所述介电衬垫接触。3.根据权利要求2所述的方法，其中，所述第一介电层的至少所述部分的所述蚀刻包括在所述介电衬垫的所述形成之前完全去除所述第一介电层。4.根据权利要求2所述的方法，其中，所述介电衬垫的所述形成包括：在所述结构的所述背面上共形地沉积所述介电衬垫；以及各向异性地蚀刻所述介电衬垫，从而从所述源极/漏极接触件的顶面去除所述介电衬垫。5.根据权利要求1所述的方法，还包括：在所述第一沟槽中的所述源极/漏极接触件的所述形成之前，沉积第二介电层以填充所述第二沟槽。6.根据权利要求5所述的方法，还包括：在所述第一沟槽中的所述源极/漏极接触件的所述形成之后，沉积所述第二介电层以暴露所述第二源极/漏极部件。7.根据权利要求1所述的方法，还包括：减薄所述密封层，从而暴露所述源极/漏极接触件；以及在所述结构的所述背面处形成金属布线层，其中，所述金属布线层与所述源极/漏极接触件接触。8.根据权利要求1所述的...

【专利技术属性】
技术研发人员：张家豪，黄麟淯，游力蓁，庄正吉，程冠伦，王志豪，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：