一种降低JFET区和积累区电阻的VDMOS结构制造技术

本实用新型专利技术提供了一种降低JFET区和积累区电阻的VDMOS结构，属于VDMOS器件技术领域，该一种降低JFET区和积累区电阻的VDMOS结构包括N+衬底：所述N+衬底的上表面设置有N漂移区，所述N漂移区的内部呈等间距设置有多个P形基区，相邻的所述P形基区之间通过所述N漂移区将多个所述P形基区隔离，相邻的所述P形基区之间设置有栅极氧化层，所述栅极氧化层的下表面且位于相邻的所述P形基区的边缘延伸至所述P形基区的内部，所述栅极氧化层的上表面设置有多硅晶栅极，且多硅晶栅极的中部断开，以形成有多晶硅栅注入窗口，由此可降低N漂移区和N+衬底的电阻率，较低的N漂移区和N+衬底的电阻率在其导通状态时，具有更小的导通电阻，降低导通损耗。

【技术实现步骤摘要】
一种降低JFET区和积累区电阻的VDMOS结构
本技术属于VDMOS器件
，具体而言，涉及一种降低JFET区和积累区电阻的VDMOS结构。
技术介绍
在半导体集成电路中，以双扩散场效应晶体管为基础的电路，简称DMOS，利用两种杂质原子的侧向扩撒速度差，形成自对准的亚微米沟道，可以达到很高的工作频率和速度。与普通MOS晶体管相比，DMOS在结构上有两个主要区别：一是将P型、N型杂质通过同一氧化层窗口顺次扩散，形成很短的沟道；二是在沟道与漏区之间加入一个轻掺杂的-N漂移区，其掺杂浓度远小于沟道区。这个区承受大部分所加的漏电压，从而使短沟道效应减弱，提高漏击穿电压，从而实现短沟道与高击穿电压结合而得到的一系列优点。DMOS晶体管又可分为横向DMOS晶体管(简称LDMOS)和垂直DMOS晶体管(VDMOS)两种。其中，VDMOS晶体管由于其良好的性能和高集成度，在半导体集成电路领域中得到越来越多的应用。然而，目前器件的耐压与N漂移区的电阻率和N漂移区的厚度正相关，而器件的导通电阻则与N漂移区的电阻率和N漂移区的厚度负相关，因此会导致器件在耐压与导通电阻两项指标上相互制约，当击穿电压(即BV)一定时，会很难通过调整N漂移区的电阻率来优化导通电阻。
技术实现思路
为了弥补以上不足，本技术提供了一种降低JFET区和积累区电阻的VDMOS结构，旨在解决现有的JFET区和积累区导通电阻难以优化的问题。本技术是这样实现的：本技术提供一种降低JFET区和积累区电阻的VDMOS结构，包括N+衬底：所述N+衬底的上表面设置有N漂移区，所述N漂移区的内部呈等间距设置有多个P形基区，相邻的所述P形基区之间通过所述N漂移区将多个所述P形基区隔离，相邻的所述P形基区之间设置有栅极氧化层，所述栅极氧化层的下表面且位于相邻的所述P形基区的边缘延伸至所述P形基区的内部，所述栅极氧化层的上表面设置有多硅晶栅极，且多硅晶栅极的中部断开，以形成有多晶硅栅注入窗口，每个所述多硅晶栅极的外侧设置有介质氧化层，并保留多晶硅栅注入窗口，所述多晶硅栅注入窗口的下方且与所述N漂移区的连接处设置有第二N+有源区，并在所述第二N+有源区的下方保留JFET区，所述P形基区的顶部沿横向排布有第一N+有源区、P+有源区和第一N+有源区，两个所述第一N+有源区之间形成连接孔，所述第一N+有源区、所述多晶硅栅注入窗口和所述介质氧化层的上方均形成有介质区，所述介质区的上方设置有源级金属，所述源级金属的一端穿过所述介质区插接于所述连接孔中，所述源级金属位于所述连接孔内部的一端与所述P+有源区抵接、且表面与两个所述第一N+有源区相连接。在本技术的一种实施例中，所述N+衬底的下方设置有漏极。在本技术的一种实施例中，所述N漂移区在所述N+衬底的上表面通过化学气相淀积法进行生成。在本技术的一种实施例中，所述JFET区和积累区对导通电阻的影响占比应在10％～20％。相较于现有技术，本技术的有益效果是：N漂移区在承受源极金属至漏极反向电压时，因电荷平衡原理，相互耗尽，形成空间电荷区承担其反向电压，由此可降低N漂移区和N+衬底的电阻率，较低的N漂移区和N+衬底的电阻率在其导通状态时，具有更小的导通电阻，降低导通损耗。附图说明为了更清楚地说明本技术实施方式的技术方案，下面将对实施方式中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本技术的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。图1是本技术实施方式提供的一种降低JFET区和积累区电阻的VDMOS结构的结构示意图。附图标记说明：1-N+衬底、2-N漂移区、3-P形基区、4-P+有源区、5-第一N+有源区、6-第二N+有源区、7-栅极氧化层、8-多硅晶栅极、9-介质氧化层、10-JFET区、11-介质区、12-源极金属、13-漏极。具体实施方式为使本技术实施方式的目的、技术方案和优点更加清楚，下面将结合本技术实施方式中的附图，对本技术实施方式中的技术方案进行清楚、完整地描述，显然，所描述的实施方式是本技术一部分实施方式，而不是全部的实施方式。基于本技术中的实施方式，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施方式，都属于本技术保护的范围。因此，以下对在附图中提供的本技术的实施方式的详细描述并非旨在限制要求保护的本技术的范围，而是仅仅表示本技术的选定实施方式。基于本技术中的实施方式，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施方式，都属于本技术保护的范围。应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。在本技术的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本技术和简化描述，而不是指示或暗示所指的设备或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本技术的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本技术的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。实施例参照附图1所示，本技术提供一种技术方案：一种降低JFET区和积累区电阻的VDMOS结构，包括N+衬底1；所述N+衬底1的上表面设置有N漂移区2，所述N漂移区2的内部呈等间距设置有多个P形基区3，相邻的所述P形基区3之间通过所述N漂移区2将多个所述P形基区3隔离，相邻的所述P形基区3之间设置有栅极氧化层7，所述栅极氧化层7的下表面且位于相邻的所述P形基区3的边缘延伸至所述P形基区3的内部，所述栅极氧化层7的上表面设置有多硅晶栅极8，且多硅晶栅极8的中部断开，以形成有多晶硅栅注入窗口，每个所述多硅晶栅极8的外侧设置有介质氧化层9，并保留多晶硅栅注入窗口，所述多晶硅栅注入窗口的下方且与所述N漂移区2的连接处设置有第二N+有源区6，并在所述第二N+有源区6的下方保留JFET区10，所述P形基区3的顶部沿横向排布有第一N+有源区5、P+有源区4和第一N+有源区5，两个所述第一N+有源区5之间形成连接孔，所述第一N+有源区5、所述多晶硅栅注入窗口和所述介质氧化层9的上方均形成有介质区11，所述介质区11的上方设置有源级金属，所述源级金属的一端穿过所述介质区11插接于所述连接孔中本文档来自技高网...

【技术保护点】
1.一种降低JFET区和积累区电阻的VDMOS结构，其特征在于，包括N+衬底(1)：/n所述N+衬底(1)的上表面设置有N漂移区(2)，所述N漂移区(2)的内部呈等间距设置有多个P形基区(3)，相邻的所述P形基区(3)之间通过所述N漂移区(2)将多个所述P形基区(3)隔离，相邻的所述P形基区(3)之间设置有栅极氧化层(7)，所述栅极氧化层(7)的下表面且位于相邻的所述P形基区(3)的边缘延伸至所述P形基区(3)的内部，所述栅极氧化层(7)的上表面设置有多硅晶栅极(8)，且多硅晶栅极(8)的中部断开，以形成有多晶硅栅注入窗口，每个所述多硅晶栅极(8)的外侧设置有介质氧化层(9)，并保留多晶硅栅注入窗口，所述多晶硅栅注入窗口的下方且与所述N漂移区(2)的连接处设置有第二N+有源区(6)，并在所述第二N+有源区(6)的下方保留JFET区(10)，所述P形基区(3)的顶部沿横向排布有第一N+有源区(5)、P+有源区(4)和第一N+有源区(5)，两个所述第一N+有源区(5)之间形成连接孔，所述第一N+有源区(5)、所述多晶硅栅注入窗口和所述介质氧化层(9)的上方均形成有介质区(11)，所述介质区(11)的上方设置有源级金属(12)，所述源级金属(12)的一端穿过所述介质区(11)插接于所述连接孔中，所述源级金属(12)位于所述连接孔内部的一端与所述P+有源区(4)抵接、且表面与两个所述第一N+有源区(5)相连接。/n...

【技术特征摘要】
1.一种降低JFET区和积累区电阻的VDMOS结构，其特征在于，包括N+衬底(1)：
所述N+衬底(1)的上表面设置有N漂移区(2)，所述N漂移区(2)的内部呈等间距设置有多个P形基区(3)，相邻的所述P形基区(3)之间通过所述N漂移区(2)将多个所述P形基区(3)隔离，相邻的所述P形基区(3)之间设置有栅极氧化层(7)，所述栅极氧化层(7)的下表面且位于相邻的所述P形基区(3)的边缘延伸至所述P形基区(3)的内部，所述栅极氧化层(7)的上表面设置有多硅晶栅极(8)，且多硅晶栅极(8)的中部断开，以形成有多晶硅栅注入窗口，每个所述多硅晶栅极(8)的外侧设置有介质氧化层(9)，并保留多晶硅栅注入窗口，所述多晶硅栅注入窗口的下方且与所述N漂移区(2)的连接处设置有第二N+有源区(6)，并在所述第二N+有源区(6)的下方保留JFET区(10)，所述P形基区(3)的顶部沿横向排布有第一N+有源区(5)、P+有源区(4)和第一N+有源区(5)，两个所述第一N+...

【专利技术属性】
技术研发人员：王丕龙，秦鹏海，张永利，王新强，刘文，
申请(专利权)人：深圳佳恩功率半导体有限公司，
类型：新型
国别省市：广东;44