一种多层外延超结结构VDMOS的结构制造技术

本实用新型专利技术提供了一种多层外延超结结构VDMOS的结构，包括漏极，漏极的上方设置有衬底，衬底的上方设置有n型漂移区，n型漂移区的内部设置有p型块，p型块的上方设置有p型阱，p型阱的内部设有n+型源区和p+型短路区，在n型漂移区设置垂直于条形多晶层方向的横向p型块，将主要承压层p型块区域与p型阱的延伸方向垂直，使p型块长度不再成为限制单胞大小的因素，单胞大小完全由多晶层与多晶层间隔长度决定，n型漂移区与p型块在承受源极至漏极反向电压时，因电荷平衡原理，相互耗尽，形成空间电荷区承担其反向电压，由此可降低n型漂移区和衬底的电阻率，较低的n型漂移区和衬底的电阻率在其导通状态时，具有更小的导通电阻，降低了导通损耗。

【技术实现步骤摘要】
一种多层外延超结结构VDMOS的结构
本技术涉及VDMOS
，具体涉及一种多层外延超结结构VDMOS的结构。
技术介绍
目前，我国新型电力电子器件主要有VDMOS及IGBT类器件，常规VDMOS在高压大电流应用场景下，导通电阻较大导致导通损耗明显增加，超结结构VDMOS其独特的电荷平衡结构，可以在保证电压的情况下，大幅度降低导通电阻，从而改善导通损耗，同时目前VDMOS的结构存在单胞尺寸大小由p型块长度决定导致，如何降低单胞尺寸成为多层外延超结技术进步的方向。
技术实现思路
为了弥补以上不足，本技术提供了一种多层外延超结结构VDMOS的结构，通过在n型漂移区设置垂直于条形多晶层方向的横向p型块，将主要承压层p型块区域与p型阱的延伸方向垂直，使p型块长度不再成为限制单胞大小的因素，单胞大小完全由多晶层与多晶层间隔长度决定，n型漂移区与p型块在承受源极至漏极反向电压时，因电荷平衡原理，相互耗尽，形成空间电荷区承担其反向电压，由此可降低n型漂移区和衬底2的电阻率，较低的n型漂移区和衬底的电阻率在其导通状态时，具有更小的导通电阻，降低导通损耗。本技术是这样实现的：一种多层外延超结结构VDMOS的结构，包括漏极，所述漏极的上方设置有衬底，所述衬底的上方设置有n型漂移区，所述n型漂移区的内部设置有p型块，所述p型块的上方设置有p型阱，所述p型阱的内部设置有n+型源区和p+型短路区，所述p型阱的顶部设置有栅极氧化层，所述有栅极氧化层的上方设置有栅极多晶层，所述栅极多晶层的上方设置有源极氧化层，所述源极氧化层的上方设施有源极金属。为了更好的实现本专利技术技术方案，还采用了如下技术措施。在本技术的一种实施例中，所述n型漂移区通过五次外延过程形成。在本技术的一种实施例中，所述p型块的数量至少大于一个，呈纵向均匀设置于所述n型漂移区的内部。在本技术的一种实施例中，所述n型漂移区在衬底表面通过化学气相淀积法进行生成。本技术的有益效果是：本技术通过上述设计得到的一种多层外延超结结构VDMOS的结构，通过在n型漂移区设置垂直于条形多晶层方向的横向p型块，将主要承压层p型块区域与p型阱的延伸方向垂直，使p型块长度不再成为限制单胞大小的因素，单胞大小完全由多晶层与多晶层间隔长度决定，n型漂移区与p型块在承受源极至漏极反向电压时，因电荷平衡原理，相互耗尽，形成空间电荷区承担其反向电压，由此可降低n型漂移区和衬底2的电阻率，较低的n型漂移区和衬底的电阻率在其导通状态时，具有更小的导通电阻，降低导通损耗。附图说明为了更清楚地说明本技术实施方式的技术方案，下面将对实施方式中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本技术的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。图1为本专利技术实施例公开的一种多层外延超结结构VDMOS的结构的第一种结构示意图；图2为图1的横切面结构示意图。图中：1-漏极；2-衬底；3-n型缓冲区；4-p型块；5-p型阱；6-栅极氧化层；7-栅极多晶层；8-源极氧化层；9-源极金属；10-n+型源区；11-p+型短路区。具体实施方式为使本技术实施方式的目的、技术方案和优点更加清楚，下面将结合本技术实施方式中的附图，对本技术实施方式中的技术方案进行清楚、完整地描述，显然，所描述的实施方式是本技术一部分实施方式，而不是全部的实施方式。基于本技术中的实施方式，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施方式，都属于本技术保护的范围。因此，以下对在附图中提供的本技术的实施方式的详细描述并非旨在限制要求保护的本技术的范围，而是仅仅表示本技术的选定实施方式。基于本技术中的实施方式，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施方式，都属于本技术保护的范围。实施例请参阅图1-2，本技术提供一种技术方案：一种多层外延超结结构VDMOS的结构，其包括漏极1，所述漏极1的上方设置有衬底2，所述衬底2的上方设置有n型漂移区3，所述n型漂移区3通过五次外延过程形成，所述n型漂移区3在衬底2表面通过化学气相淀积法进行生成，所述n型漂移区3的内部设置有p型块4，所述p型块4的数量至少大于一个，呈纵向均匀设置于所述n型漂移区3的内部，所述p型块4的上方设置有p型阱5，所述p型阱5的内部设置有n+型源区10和p+型短路区11，所述p型阱5的顶部设置有栅极氧化层6，所述有栅极氧化层6的上方设置有栅极多晶层7，所述栅极多晶层7的上方设置有源极氧化层8，所述源极氧化层8的上方设施有源极金属9。具体的，该一种多层外延超结结构VDMOS的结构的工作原理：通过在n型漂移区3设置垂直于条形多晶层方向的横向p型块4，将主要承压层p型块4区域与p型阱5的延伸方向垂直，使p型块4的长度不再成为限制单胞大小的因素，单胞大小完全由多晶层与多晶层间隔长度决定，n型漂移区3与p型块4在承受源极至漏极反向电压时，因电荷平衡原理，相互耗尽，形成空间电荷区承担其反向电压，由此可降低n型漂移区3和衬底2的电阻率，较低的n型漂移区3和衬底2的电阻率在其导通状态时，具有更小的导通电阻，降低导通损耗。以上所述仅为本技术的优选实施方式而已，并不用于限制本技术，对于本领域的技术人员来说，本技术可以有各种更改和变化。凡在本技术的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本技术的保护范围之内。本文档来自技高网...

【技术保护点】
1.一种多层外延超结结构VDMOS的结构，其特征在于，包括漏极(1)，所述漏极(1)的上方设置有衬底(2)，所述衬底(2)的上方设置有n型漂移区(3)，所述n型漂移区(3)的内部设置有p型块(4)，所述p型块(4)的上方设置有p型阱(5)，所述p型阱(5)的内部设置有n+型源区(10)和p+型短路区(11)，所述p型阱(5)的顶部设置有栅极氧化层(6)，所述有栅极氧化层(6)的上方设置有栅极多晶层(7)，所述栅极多晶层(7)的上方设置有源极氧化层(8)，所述源极氧化层(8)的上方设施有源极金属(9)。/n

【技术特征摘要】
1.一种多层外延超结结构VDMOS的结构，其特征在于，包括漏极(1)，所述漏极(1)的上方设置有衬底(2)，所述衬底(2)的上方设置有n型漂移区(3)，所述n型漂移区(3)的内部设置有p型块(4)，所述p型块(4)的上方设置有p型阱(5)，所述p型阱(5)的内部设置有n+型源区(10)和p+型短路区(11)，所述p型阱(5)的顶部设置有栅极氧化层(6)，所述有栅极氧化层(6)的上方设置有栅极多晶层(7)，所述栅极多晶层(7)的上方设置有源极氧化层(8)，所述源极氧化层(8)的上方设施有源...

【专利技术属性】
技术研发人员：张永利，刘文，秦鹏海，王新强，王丕龙，
申请(专利权)人：深圳佳恩功率半导体有限公司，
类型：新型
国别省市：广东;44