一种高阈值SiCMOSFET器件和制备方法技术

本发明专利技术提供了一种高阈值SiCMOSFET器件和制备方法，属于半导体器件技术领域，该一种高阈值SiCMOSFET器件包括衬底，所述衬底上自下而上依次设有外延层、保护区和漂移层，所述漂移层上设有相对的P+掺杂区，每个所述P+掺杂区内均设有N+掺杂区，所述P+掺杂区和所述N+掺杂区上设有P阱区，且所述P阱区底部的部分厚度嵌入所述P+掺杂区和所述N+掺杂区内，两个所述N+掺杂区之间设有栅介质层，所述栅介质层上自下而上依次设有氧化层和多晶硅层。可降低SiCMOSFET器件的杂质的补偿效应，能够降低两个P+掺杂区之间的沟道的杂质散射，进而可提高SiCMOSFET器件电阻的阈值，降低了该沟道的导通电阻，从而提高了器件的导通能力。从而提高了器件的导通能力。从而提高了器件的导通能力。

【技术实现步骤摘要】
一种高阈值SiC MOSFET器件和制备方法


[0001]本专利技术属于半导体器件
，具体而言，涉及一种高阈值SiC MOSFET器件和制备方法。

技术介绍

[0002]第三代半导体碳化硅(SiC)材料，在电力电子器件、半导体照明、探测器和激光器领域展现出巨大的应用潜力。其临界击穿电场比Si高近10倍，使得相同电压下，SiC功率器件具有非常薄的漂移区厚度和较高的掺杂，因此通态电阻大大降低。其次，SiC具有3倍于Si的禁带宽度和热导率，因此本征载流子的激发温度较高，使得前者可以在高温、高辐照的环境中工作。第三，高热导率使得电力系统的集成度大大提高。因此，基于宽禁带SiC材料的电子器件能够在高温、大功率、高频、高辐射等电力电子领域充分发挥节能减排的重要优势，并将占据重要的技术更新和产品推广地位。
[0003]SiC金属
‑
氧化物
‑
半导体场效应晶体管(MOSFET)功率器件在商业化进程上不断取得进步，当前市场上以平面栅结构的MOSFET(DMOSFET)和沟槽栅结构MOSFET(UMOSFET)为代表。作为场控型器件，SiC基MOSFET具有易于驱动、工作频率高、功率密度高等特点，受到了目前工业级和车规级产品需求的大力推动作用。
[0004]然而，现有的SiC MOSFET器件在实际的使用过程中，其抗阈值电压降低能力较差，进而在使用过程中产生了极大的功耗，因此对SiC MOSFET器件带来了极大的损耗，容易影响SiC MOSFET器件的使用寿命。
专利技术内容
[0005]本专利技术实施例提供了一种高阈值SiC MOSFET器件和制备方法，其目的在于解决现有的SiC MOSFET器件在实际的使用过程中抗阈值电压降低能力较差的问题。
[0006]鉴于上述问题，本专利技术提出的技术方案是：
[0007]第一方面，本专利技术提供一种高阈值SiC MOSFET器件，包括衬底，所述衬底上自下而上依次设有外延层、保护区和漂移层，所述漂移层上设有相对的P+掺杂区，每个所述P+掺杂区内均设有N+掺杂区，所述P+掺杂区和所述N+掺杂区上设有P阱区，且所述P阱区底部的部分厚度嵌入所述P+掺杂区和所述N+掺杂区内，两个所述N+掺杂区之间设有栅介质层，所述栅介质层上自下而上依次设有氧化层和多晶硅层，在所述P阱区和所述绝缘层上设有源级金属层。
[0008]作为本专利技术的一种优选技术方案，所述保护区包括自下而上依次设置的第一保护层、第二保护层、第三保护层、第四保护层和第五保护层。
[0009]作为本专利技术的一种优选技术方案，所述第一保护层、所述第二保护层、所述第三保护层、所述第四保护层和所述第五保护层的厚度依次呈倍数递减。
[0010]作为本专利技术的一种优选技术方案，所述第一保护层的厚度范围为1400～2000埃，所述第二保护层的厚度范围为700～1000埃，所述第三保护层的厚度范围为350～500埃，所
述第四保护层的厚度范围为175～250埃，所述第五保护层的厚度范围为87.5～125埃。
[0011]作为本专利技术的一种优选技术方案，所述第一保护层、所述第二保护层、所述第三保护层、所述第四保护层和所述第五保护层的掺杂材料为人工晶体或琥珀中的一种。
[0012]作为本专利技术的一种优选技术方案，所述氧化层内设有相对的多晶硅层。
[0013]作为本专利技术的一种优选技术方案，所述多晶硅层的掺杂浓度范围为1
×
10
13
cm
‑3～2
×
10
13
cm
‑3。
[0014]作为本专利技术的一种优选技术方案，所述多晶硅层的厚度浓度范围为500～700埃。
[0015]另一方面，本专利技术提供一种高阈值SiC MOSFET器件的制备方法，包括以下步骤：
[0016]S1，提供一衬底，并在衬底上通过化学气相淀积法制作外延层；
[0017]S2，在外延层上通过化学气相淀积法依次制作第一保护层、第二保护层、第三保护层、第四保护层和第五保护层；
[0018]S3，在外延层上通过化学气相淀积法制作漂移层；
[0019]S4，在漂移层上通过研磨、化学机械抛光及等离子体刻蚀法刻蚀出第一刻蚀槽；
[0020]S5，在第一刻蚀槽通过高温离子注入结合高温退火法制作P+掺杂区；
[0021]S6，在P+掺杂区通过研磨、化学机械抛光及等离子体刻蚀法分别刻蚀出第二刻蚀槽和第三刻蚀槽；
[0022]S7，在第二刻蚀槽内通过高温离子注入结合高温退火法制作N+源区，并在第三刻蚀槽通过化学气相淀积法制作P阱区；
[0023]S8，在两个P阱区之间通过高温离子注入结合高温退火法制作栅介质层；
[0024]S10，在栅介质层上通过化学气相淀积法制作多晶硅层；
[0025]S11，在多晶硅层通过研磨、化学机械抛光及等离子体刻蚀法刻蚀出第四刻蚀槽；
[0026]S12，在第四刻蚀槽内通过高温离子注入结合高温退火法制作绝缘层，并通过化学气相淀积法填补多晶硅层的缺口；
[0027]S13，在P阱区和绝缘层通过电子束蒸发法制作形成源级金属层。
[0028]相对于现有技术，本专利技术的有益效果是：在不降低本器件电压的情况下，通过多层不同厚度和不同掺杂浓度的保护层，一方面，使得瞬时峰值电场在漂移层逐步减弱，可防止直接击穿。另一方面，可降低SiC MOSFET器件的杂质的补偿效应，能够降低两个P+掺杂区之间的沟道的杂质散射，进而可提高SiC MOSFET器件电阻的阈值，降低了该沟道的导通电阻，从而提高了器件的导通能力。
[0029]上述说明仅是本专利技术技术方案的概述，为了能够更清楚了解本专利技术的技术手段，而可依照说明书的内容予以实施，并且为了让本专利技术的上述和其它目的、特征和优点能够更明显易懂，以下特举本专利技术的具体实施方式。
附图说明
[0030]图1是本专利技术所公开的一种高阈值SiC MOSFET器件的结构示意图；
[0031]图2是本专利技术所公开的一种高阈值SiC MOSFET器件的制备方法的流程图。
[0032]图3～15是本专利技术所公开的一种高阈值SiC MOSFET器件的制备方法的各步骤的结构示意图。
[0033]附图标记说明：1、衬底；2、外延层；3、保护区；31、第一保护层；32、第二保护层；33、
第三保护层；34、第四保护层；35、第五保护层；4、漂移层；41、第一刻蚀槽；5、P+掺杂区；51、第二刻蚀槽；52、第三刻蚀槽；6、N+掺杂区；7、P阱区；8、栅介质层；9、氧化层；10、多晶硅层；101、第四刻蚀槽；11、绝缘层；12、源级金属层。
具体实施方式
[0034]为使本专利技术实施方式的目的、技术方案和优点更加清楚，下面将结合本专利技术实施方式中的附图，对本专利技术实施方式中的技术方案进行清楚、完整地描述，显然，所描述的实施方式是本专利技术一部分实施方式，而不是全部本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种高阈值SiCMOSFET器件，其特征在于，包括衬底，所述衬底上自下而上依次设有外延层、保护区和漂移层，所述漂移层上设有相对的P+掺杂区，每个所述P+掺杂区内均设有N+掺杂区，所述P+掺杂区和所述N+掺杂区上设有P阱区，且所述P阱区底部的部分厚度嵌入所述P+掺杂区和所述N+掺杂区内，两个所述N+掺杂区之间设有栅介质层，所述栅介质层上自下而上依次设有氧化层和多晶硅层，在所述P阱区和所述绝缘层上设有源级金属层。2.根据权利要求1所述的一种高阈值SiCMOSFET器件，其特征在于，所述保护区包括自下而上依次设置的第一保护层、第二保护层、第三保护层、第四保护层和第五保护层。3.根据权利要求2所述的一种高阈值SiCMOSFET器件，其特征在于，所述第一保护层、所述第二保护层、所述第三保护层、所述第四保护层和所述第五保护层的厚度依次呈倍数递减。4.根据权利要求3所述的一种高阈值SiCMOSFET器件，其特征在于，所述第一保护层的厚度范围为1400～2000埃，所述第二保护层的厚度范围为700～1000埃，所述第三保护层的厚度范围为350～500埃，所述第四保护层的厚度范围为175～250埃，所述第五保护层的厚度范围为87.5～125埃。5.根据权利要求2～4任一项所述的一种高阈值SiCMOSFET器件，其特征在于，所述第一保护层、所述第二保护层、所述第三保护层、所述第四保护层和所述第五保护层的掺杂材料为人工晶体或琥珀中的一种。6.根据权利要求1所述的一种高阈值SiCMOSFET器件，其特征在于，所述氧化层内设有相对的多晶硅层。7.根据权利要求6所述的一种高阈值SiCMOSFET器件，其...

【专利技术属性】
技术研发人员：杨玉珍，张永利，秦鹏海，王进林，
申请(专利权)人：深圳佳恩功率半导体有限公司，
类型：发明
国别省市：