【技术实现步骤摘要】
【国外来华专利技术】存储器装置中的信号开发高速缓冲存储交叉参考本专利申请案主张尤达诺夫(Yudanov)等人的标题为“存储器装置中的多路复用信号开发(MULTIPLEXEDSIGNALDEVELOPMENTINAMEMORYDEVICE)”且在2018年12月21日提出申请的第62/783,388号美国临时专利申请案的优先权，所述临时专利申请案转让给本专利技术的受让人且以全文引用方式明确地并入。
技术介绍
下文大体来说涉及存储器系统，且更具体来说涉及存储器装置中的信号开发高速缓冲存储。存储器装置广泛地用于在例如计算机、无线通信装置、相机、数字显示器等等的各种电子装置中存储信息。信息是通过编程存储器装置的不同状态而存储的。举例来说，二进制存储器装置具有通常由逻辑“1”或逻辑“0”表示的两个逻辑状态。在其它存储器装置中，可存储多于两个逻辑状态。为存取所存储信息，电子装置的组件可读取或感测存储器装置中的所存储逻辑状态。为存储信息，电子装置的组件可将逻辑状态写入或编程于存储器装置中。存在各种类型的存储器装置及存储器单元，包含磁性硬盘、随机存取存储器(...
【技术保护点】
1.一种设备，其包括：/n存储器阵列，其具有多个存储器单元，所述多个存储器单元中的每一存储器单元与所述存储器阵列的多个存取线中的一者相关联；/n信号开发高速缓冲存储器，其具有不同于所述存储器阵列的所述多个存储器单元的多个存储元件；/n感测放大器阵列，其具有多个感测放大器，所述多个感测放大器中的每一感测放大器经配置以至少部分地基于感测来自所述信号开发高速缓冲存储器的信令而输出逻辑状态；/n第一选择组件，其可操作以将所述存储器阵列的所述多个存取线与所述信号开发高速缓冲存储器选择性地耦合；及/n第二选择组件，其可操作以将所述信号开发高速缓冲存储器与所述感测放大器阵列的所述多个感测...
【技术特征摘要】
【国外来华专利技术】20181221 US 62/783,3881.一种设备，其包括：
存储器阵列，其具有多个存储器单元，所述多个存储器单元中的每一存储器单元与所述存储器阵列的多个存取线中的一者相关联；
信号开发高速缓冲存储器，其具有不同于所述存储器阵列的所述多个存储器单元的多个存储元件；
感测放大器阵列，其具有多个感测放大器，所述多个感测放大器中的每一感测放大器经配置以至少部分地基于感测来自所述信号开发高速缓冲存储器的信令而输出逻辑状态；
第一选择组件，其可操作以将所述存储器阵列的所述多个存取线与所述信号开发高速缓冲存储器选择性地耦合；及
第二选择组件，其可操作以将所述信号开发高速缓冲存储器与所述感测放大器阵列的所述多个感测放大器选择性地耦合。
2.根据权利要求1所述的设备，其进一步包括：
第三选择组件，其可操作以将所述存储器阵列的所述多个存取线与所述感测放大器阵列的所述多个感测放大器选择性地耦合。
3.根据权利要求1所述的设备，其中所述存储器阵列包括多个域，所述域中的每一者与所述存储器阵列的所述多个存取线的相应子组相关联，且所述域中的每一者与相应多个第二存取线相关联以将所述存储器阵列的存储器单元与所述多个存取线的所述相应子组选择性地耦合。
4.根据权利要求3所述的设备，其中所述设备可操作以并发地选择所述多个域中的第一者的所述相应多个第二存取线中的一或多者及所述多个域中的第二者的所述相应多个第二存取线中的一或多者。
5.根据权利要求3所述的设备，其中所述域中的每一者包括相应组子域，所述子域中的每一者与对应于所述相应域的所述多个存取线的所述子组内的相应群组相关联。
6.根据权利要求5所述的设备，其中所述子域中的每一者与可独立控制的板节点相关联。
7.根据权利要求5所述的设备，其中所述域中的每一者包括域内的第二存取线的相应分段，所述子域中的每一者与对应于所述相应域的所述多个存取线的所述子组内的相应群组相关联。
8.根据权利要求5所述的设备，其中所述第二存取线包括字线，且针对给定域，所述设备可操作以：
将第一字线驱动器与所述给定域内的第一字线的第一分段及与所述给定域内的第二字线的第二分段并发地耦合；且
将第二字线驱动器与所述给定域内的所述第一字线的第二分段及与所述给定域内的所述第二字线的第一分段并发地耦合。
9.根据权利要求5所述的设备，其中所述信号开发高速缓冲存储器与多个高速缓冲存储器线相关联，所述高速缓冲存储器线中的每一者与所述多个存储元件的相应子组耦合。
10.根据权利要求9所述的设备，其中所述高速缓冲存储器线中的每一者的所述多个存储元件的所述相应子组的数量与对应于相应域的所述多个存取线的所述子组内的所述相应群组的数量成比例。
11.根据权利要求10所述的设备，其中所述高速缓冲存储器线中的每一者的所述多个存储元件的所述相应子组的所述数量的整数倍等于读取命令的数据位的数量、写入命令的数据位的数量或两者。
12.根据权利要求1所述的设备，其中：
所述第一选择组件经配置以用于所述多个存储器单元与所述信号开发高速缓冲存储器的所述多个存储元件之间具有第一等待时间的信号交换；且
所述第二选择组件经配置以用于所述信号开发高速缓冲存储器的所述多个存储元件与所述多个感测放大器之间具有第二等待时间的信号交换，所述第二等待时间小于所述第一等待时间。
13.根据权利要求1所述的设备，其中所述第一选择组件可操作以将所述存储器阵列的所述多个存取线的子组中的每一存取线与所述信号开发高速缓冲存储器的所述多个存储元件的子组中的相应一个存储元件并发地耦合。
14.根据权利要求1所述的设备，其中所述第二选择组件可操作以将所述信号开发高速缓冲存储器的所述多个存储元件的子组中的每一存储元件与所述感测放大器阵列的所述多个感测放大器中的相应一者耦合。
15.根据权利要求1所述的设备，其中所述多个存储元件中的每一存储元件经配置以在所述相应存储元件与所述存储器阵列或所述感测放大器阵列中的一者或两者隔离时维持对应于逻辑状态的信号状态。
16.根据权利要求1所述的设备，其中所述多个感测放大器中的每一感测放大器经配置以接收写入命令的目标逻辑状态且至少部分地基于所述目标逻辑状态而产生写入信号。
17.根据权利要求16所述的设备，其中，为将所述目标逻辑状态写入到目标存储器单元，所述设备经配置以：
经由所述第二选择组件将所述写入信号从所述多个感测放大器中的相应一者运送到所述信号开发高速缓冲存储器的所述多个存储元件中的一者；且
经由所述第一选择组件将第二写入信号从所述信号开发高速缓冲存储器的所述多个存储元件中的所述一者运送到所述目标存储器单元，所述第二写入信号至少部分地基于将所述写入信号运送到所述信号开发高速缓冲存储器的所述多个存储元件中的所述一者。
18.根据权利要求16所述的设备，其中，为将所述目标逻辑状态写入到目标存储器单元，所述设备经配置以：
将所述信号开发高速缓冲存储器的所述多个存储元件与所述写入信号隔离；且
经由所述第一选择组件及所述第二选择组件将所述写入信号运送到所述目标存储器单元。
19.根据权利要求1所述的设备，其中所述多个存储器单元中的每一存储器单元包括相应存储元件，所述相应存储元件具有不同于所述信号开发高速缓冲存储器的所述多个存储元件的架构。
20.根据权利要求19所述的设备，其中所述多个存储器单元中的每一存储器单元的所述相应存储元件包括铁电单元。
21.根据权利要求19所述的设备，其中所述多个存储器单元中的每一存储器单元的所述相应存储元件包括材料存储器元件。
22.根据权利要求19所述的设备，其中所述信号开发高速缓冲存储器的所述多个存储元件中的每一存储元件包括线性电容器。
23.根据权利要求1所述的设备，其进一步包括：
控制器，其经配置以管理刷新程序来维持由所述信号开发高速缓冲存储器的所述多个存储元件存储的高速缓冲存储器信号。
24.根据权利要求1所述的设备，其中：
所述多个存储器单元中的每一存储器单元可操作以存储一组多于两个逻辑状态中的一者；且
所述第一选择组件可操作以将所述存储器阵列的所述存取线中的一者与所述信号开发高速缓冲存储器的所述多个存储元件中的两者或多于两者选择性地耦合。
25.根据权利要求1所述的设备，其中：
所述信号开发高速缓冲存储器的每一存储元件可操作以存储一组多于两个高速缓冲存储器信号状态中的一者；且
所述第一选择组件可操作以将所述信号开发高速缓冲存储器的所述多个存储元件中的一者与所述存储器阵列的所述存取线中的两者或多于两者选择性地耦合。
26.根据权利要求1所述的设备，其中：
所述信号开发高速缓冲存储器的每一存储元件可操作以存储一组多于两个高速缓冲存储器信号状态中的一者；且
所述第一选择组件可操作以将所述信号开发高速缓冲存储器的所述多个存储元件中的一者与所述多个存储器单元中的两者或多于两者选择性地耦合。
27.一种方法，其包括：
将存储器阵列的多个存取线与信号开发高速缓冲存储器耦合，其中所述多个存取线中的每一者对应于所述存储器阵列的一组存储器单元中的相应一者；
在所述信号开发高速缓冲存储器的多个高速缓冲存储器元件中的每一者处且至少部分地基于将所述多个存取线与所述信号开发高速缓冲存储器耦合而存储对应于由所述组存储器单元中的相应一者存储的逻辑状态的信号状态；
至少部分地基于所述存储而将所述信号开发高速缓冲存储器的所述多个高速缓冲存储器元件与感测放大器阵列耦合；及
在所述感测放大器阵列的多个感测放大器中的每一者处至少部分地基于所存储的相应信号状态及所述多个高速缓冲存储器元件与所述感测放大器阵列的所述耦合而感测相应逻辑信号。
28.根据权利要求27所述的方法，其中将所述...
【专利技术属性】
技术研发人员：D·A·尤达诺夫，S·K·贾因，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：美国;US
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