一种适用于GaN半桥栅驱动的电平位移电路制造技术

本发明专利技术属于电源技术领域，具体涉及一种适用于GaN半桥栅驱动的电平位移电路。本发明专利技术提出的电平位移电路通过PWM信号控制的有源钳位电平位移电路与短脉冲控制的加速模块协同作用的方式，有效避免了LDMOS寄生电容上大电压动态范围对速度的限制，实现了高速电平转换。同时，通过解耦加速电路将电路中相对低具有大寄生电容的节点与输出分离，在dV/dt转换过程中有效避免了对相对地的寄生电容充放电引起的逻辑误翻转，提高了dV/dt噪声抑制能力。

【技术实现步骤摘要】
一种适用于GaN半桥栅驱动的电平位移电路
本专利技术属于电源
，具体涉及一种适用于GaN半桥栅驱动的电平位移电路。
技术介绍
GaN功率器件相比于SiMOSFET功率器件具有更小的导通电阻和寄生电容，已经被认为是使电源系统小型化的良好解决方案。作为GaN半桥栅驱动电路中的核心模块，电平位移电路的速度和抗浮动电源轨dV/dt干扰能力直接决定着GaN半桥栅驱动电路的工作频率和可靠性。GaN栅驱动电路通常具有高达几MHz至几十MHz的开关频率，这使得GaN栅驱动电路的传输延时低至十几纳秒。由于GaN功率器件极低的寄生电容，GaN半桥开关节点的切换速度达到200V/ns甚至更高，GaN栅驱动电路需要能在如此高的开关节点切换速度下可靠工作。因此，GaN半桥栅驱动电路极低的传输延时和极高的浮动电源轨切换速度要求电平位移电路同时具有高速和高抗浮动电源轨dV/dt能力。如图1所示的GaN半桥栅驱动中，电平位移电路通常采用NLDMOS作为低压域和高压域之间的桥梁，实现信号从低压域到高压域的转换。在高压BCD工艺或高压CMOS工艺中，NLDMOS漏极与衬底之间的寄生电容CP以及CP上大的电压动态范围是电平位移电路速度的限制因素。在开关节点切换过程中，高侧浮动电源VHB会产生对CP的充放电电流IP，IP流经电平位移电路的输出阻抗后会在输出产生下冲或上冲。当开关节点的dV/dt较高时，IP较大，下冲和上冲会触碰到后级逻辑电路的翻转阈值，造成GaN功率管误开启或误关断，引起系统故障。
技术实现思路
本专利技术的目的：针对上述电平位移电路中NLDMOS管漏极与衬底之间的寄生电容对电路传输速度和抗dV/dt干扰能力的限制，提出一种适用于GaN半桥栅驱动电路的高速、高抗dV/dt干扰能力的电平位移电路，可以同时实现低传输延时和高抗dV/dt干扰能力，满足GaN半桥栅驱动电路高频和高可靠性操作对电平位移电路的苛刻要求。其电路结构包括有源钳位电平位移电路，加速模块，短脉冲产生电路。本专利技术的技术方案是：一种适用于GaN半桥栅驱动的电平位移电路，如图2所示，包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第十PMOS管、第一NOMS管、第二NOMS管、第三NOMS管、第四NOMS管、第五NOMS管、第六NOMS管、第七NOMS管、第八NOMS管、第九NOMS管、第十NOMS管、第十一NOMS管、第十二NOMS管、第十三NOMS管、第十四NOMS管、第十五NMOS管、第十六NMOS管、第一PLDMOS管、第二PLDMOS管、第一NLDMOS管、第二NLDMOS管、第三NLDMOS管、第四NLDMOS管、第一电阻、第二电阻、第三电阻、第四电阻、第一短脉冲产生电路、第二短脉冲产生电路和非门；其中，第一PMOS管的源极接电源，其栅极接第一输入端；第一NMOS管的漏极接第一PMOS管的漏极，第一NMOS管的栅极接第一输入端，第一NMOS管的源极接地；第二PMOS管的源极接电源、其栅极接第二输入端；第二NMOS管的漏极接第二PMOS管的漏极，第二NMOS管的栅极接第二输入端，第二NMOS管的源极接地；第一PMOS管栅极和第一NMOS管栅极的连接点接非门的输入端，非门的输出端接第二PMOS管栅极和第二NMOS管栅极的连接点；第三PMOS管的源极接高侧浮动电源，其栅极通过第四电阻后接第四PMOS管的漏极；第四PMOS管的源极接高侧浮动电源，其栅极通过第三电阻后接第三PMOS管的漏极；第三NMOS管的漏极通过第三电阻后接第三PMOS管的漏极，第三NMOS管的栅极通过第四电阻后接第四PMOS管的漏极，第三NMOS管的源极接高侧浮动地；第四NMOS管的漏极通过第四电阻后接第四PMOS管的漏极，第四NMOS管的栅极通过第三电阻后接第三PMOS管的漏极，第四NMOS管的源极接高侧浮动地；第五NMOS管的漏极接第三PMOS管的漏极，第五NMOS管的栅极通过第四电阻后接第四PMOS管的漏极，第五NMOS管的源极接高侧浮动地；第六NMOS管的漏极接第四PMOS管的漏极，第六NMOS管的栅极通过第三电阻后接第三PMOS管的漏极，第六NMOS管的源极接高侧浮动地；第七NMOS管的漏极通过第三电阻后接第三PMOS管的漏极，第七NMOS管的栅极和漏极均接高侧浮动地；第八NMOS管的漏极通过第四电阻后接第四PMOS管的漏极，第八NMOS管的栅极和漏极均接高侧浮动地；第一电阻的一端接第七NMOS管的漏极，第一电阻的另一端接高侧浮动地；第一PLDMOS管的源极接第一电阻的一端，第一PLDMOS管的栅极接高侧浮动地；第一NLDMOS管的漏极接第一PLDMOS管的漏极，第一NLDMOS管的栅极接电源，第一NLDMOS管的源极和第九NMOS管的源极接第一NMOS管的漏极；第九NMOS管的漏极接电源，其栅极和源极互连；第二电阻的一端接高侧浮动电源，第二电阻的另一端接第八NMOS管的漏极；第二PLDMOS管的源极接第八NMOS管的漏极，第二PLDMOS管的栅极接高侧浮动地；第二NLDMOS管的漏极接第二PLDMOS管的漏极，第二NLDMOS管的栅极接电源，第二NLDMOS管的源极和第十NMOS管的源极接第二NMOS管的漏极；第十NMOS管的漏极接电源，其栅极和源极互连；第五PMOS管的源极接高侧浮动电源，其栅极与漏极互连；第六PMOS管的源极接高侧浮动电源，其栅极接第五PMOS管的漏极，第六PMOS管的漏极接第一PLDMOS管的源极；第七PMOS管的源极接高侧浮动电源，其栅极接第五PMOS管的漏极，第七PMOS管的漏极接第三PMOS管的漏极；第十一NMOS管的漏极接第五PMOS管的漏极，第十一NMOS管的栅极和源极均接高侧浮动地；第三NLDMOS管的漏极接第五PMOS管的漏极，第三NLDMOS管栅极接电源，第三NLDMOS管的源极和第十二NMOS管的源极接第十三NMOS管的漏极；第十二NMOS管的漏极接电源，其栅极和源极互连；第十三NMOS管的栅极接第一短脉冲产生电路的输出，第十三NMOS管的源极接地；第八PMOS管的源极接高侧浮动电源，其栅极与漏极互连；第九PMOS管的源极接高侧浮动电源，其栅极接第八PMOS管的漏极，第九PMOS管的漏极接第二PLDMOS管的源极；第十PMOS管的源极接高侧浮动电源，其栅极接第八PMOS管的漏极，第十PMOS管的漏极接第四PMOS管的漏极；第十四NMOS管的漏极接第八PMOS管的漏极，第十四NMOS管的栅极和源极均接高侧浮动地；第四NLDMOS管的漏极接第八PMOS管的漏极，第四NLDMOS管栅极接电源，第四NLDMOS管的源极和第十五NMOS管的源极接第十六NMOS管的漏极；第十五NMOS管的漏极接电源，其栅极和源极互连；第十六NMOS管的栅极接第二短脉冲产生电路的输出，第十六NMOS管的源极接地；第三PMOS管漏极、第五NMOS管本文档来自技高网...

【技术保护点】
1.一种适用于GaN半桥栅驱动的电平位移电路，其特征在于，包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第十PMOS管、第一NOMS管、第二NOMS管、第三NOMS管、第四NOMS管、第五NOMS管、第六NOMS管、第七NOMS管、第八NOMS管、第九NOMS管、第十NOMS管、第十一NOMS管、第十二NOMS管、第十三NOMS管、第十四NOMS管、第十五NMOS管、第十六NMOS管、第一PLDMOS管、第二PLDMOS管、第一NLDMOS管、第二NLDMOS管、第三NLDMOS管、第四NLDMOS管、第一电阻、第二电阻、第三电阻、第四电阻、第一短脉冲产生电路、第二短脉冲产生电路和非门；其中，/n第一PMOS管的源极接电源，其栅极接第一输入端；第一NMOS管的漏极接第一PMOS管的漏极，第一NMOS管的栅极接第一输入端，第一NMOS管的源极接地；/n第二PMOS管的源极接电源、其栅极接第二输入端；第二NMOS管的漏极接第二PMOS管的漏极，第二NMOS管的栅极接第二输入端，第二NMOS管的源极接地；/n第一PMOS管栅极和第一NMOS管栅极的连接点接非门的输入端，非门的输出端接第二PMOS管栅极和第二NMOS管栅极的连接点；/n第三PMOS管的源极接高侧浮动电源，其栅极通过第四电阻后接第四PMOS管的漏极；第四PMOS管的源极接高侧浮动电源，其栅极通过第三电阻后接第三PMOS管的漏极；/n第三NMOS管的漏极通过第三电阻后接第三PMOS管的漏极，第三NMOS管的栅极通过第四电阻后接第四PMOS管的漏极，第三NMOS管的源极接高侧浮动地；第四NMOS管的漏极通过第四电阻后接第四PMOS管的漏极，第四NMOS管的栅极通过第三电阻后接第三PMOS管的漏极，第四NMOS管的源极接高侧浮动地；/n第五NMOS管的漏极接第三PMOS管的漏极，第五NMOS管的栅极通过第四电阻后接第四PMOS管的漏极，第五NMOS管的源极接高侧浮动地；第六NMOS管的漏极接第四PMOS管的漏极，第六NMOS管的栅极通过第三电阻后接第三PMOS管的漏极，第六NMOS管的源极接高侧浮动地；/n第七NMOS管的漏极通过第三电阻后接第三PMOS管的漏极，第七NMOS管的栅极和漏极均接高侧浮动地；第八NMOS管的漏极通过第四电阻后接第四PMOS管的漏极，第八NMOS管的栅极和漏极均接高侧浮动地；/n第一电阻的一端接第七NMOS管的漏极，第一电阻的另一端接高侧浮动地；第一PLDMOS管的源极接第一电阻的一端，第一PLDMOS管的栅极接高侧浮动地；第一NLDMOS管的漏极接第一PLDMOS管的漏极，第一NLDMOS管的栅极接电源，第一NLDMOS管的源极和第九NMOS管的源极接第一NMOS管的漏极；第九NMOS管的漏极接电源，其栅极和源极互连；/n第二电阻的一端接高侧浮动电源，第二电阻的另一端接第八NMOS管的漏极；/n第二PLDMOS管的源极接第八NMOS管的漏极，第二PLDMOS管的栅极接高侧浮动地；第二NLDMOS管的漏极接第二PLDMOS管的漏极，第二NLDMOS管的栅极接电源，第二NLDMOS管的源极和第十NMOS管的源极接第二NMOS管的漏极；第十NMOS管的漏极接电源，其栅极和源极互连；/n第五PMOS管的源极接高侧浮动电源，其栅极与漏极互连；第六PMOS管的源极接高侧浮动电源，其栅极接第五PMOS管的漏极，第六PMOS管的漏极接第一PLDMOS管的源极；第七PMOS管的源极接高侧浮动电源，其栅极接第五PMOS管的漏极，第七PMOS管的漏极接第三PMOS管的漏极；/n第十一NMOS管的漏极接第五PMOS管的漏极，第十一NMOS管的栅极和源极均接高侧浮动地；/n第三NLDMOS管的漏极接第五PMOS管的漏极，第三NLDMOS管栅极接电源，第三NLDMOS管的源极和第十二NMOS管的源极接第十三NMOS管的漏极；第十二NMOS管的漏极接电源，其栅极和源极互连；第十三NMOS管的栅极接第一短脉冲产生电路的输出，第十三NMOS管的源极接地；/n第八PMOS管的源极接高侧浮动电源，其栅极与漏极互连；第九PMOS管的源极接高侧浮动电源，其栅极接第八PMOS管的漏极，第九PMOS管的漏极接第二PLDMOS管的源极；第十PMOS管的源极接高侧浮动电源，其栅极接第八PMOS管的漏极，第十PMOS管的漏极接第四PMOS管的漏极；/n第十四NMOS管的漏极接第八PMOS管的漏极，第十四NMOS管的栅极和源极均接高侧浮动地；/n第四NLDMOS管的漏极接第八PMOS管的漏极，第四NLDMOS管栅极接电源，第四NLDMOS管的源极和第十五NMOS管的源极接第十六NMOS管的漏极；第十...

【技术特征摘要】
1.一种适用于GaN半桥栅驱动的电平位移电路，其特征在于，包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第十PMOS管、第一NOMS管、第二NOMS管、第三NOMS管、第四NOMS管、第五NOMS管、第六NOMS管、第七NOMS管、第八NOMS管、第九NOMS管、第十NOMS管、第十一NOMS管、第十二NOMS管、第十三NOMS管、第十四NOMS管、第十五NMOS管、第十六NMOS管、第一PLDMOS管、第二PLDMOS管、第一NLDMOS管、第二NLDMOS管、第三NLDMOS管、第四NLDMOS管、第一电阻、第二电阻、第三电阻、第四电阻、第一短脉冲产生电路、第二短脉冲产生电路和非门；其中，
第一PMOS管的源极接电源，其栅极接第一输入端；第一NMOS管的漏极接第一PMOS管的漏极，第一NMOS管的栅极接第一输入端，第一NMOS管的源极接地；
第二PMOS管的源极接电源、其栅极接第二输入端；第二NMOS管的漏极接第二PMOS管的漏极，第二NMOS管的栅极接第二输入端，第二NMOS管的源极接地；
第一PMOS管栅极和第一NMOS管栅极的连接点接非门的输入端，非门的输出端接第二PMOS管栅极和第二NMOS管栅极的连接点；
第三PMOS管的源极接高侧浮动电源，其栅极通过第四电阻后接第四PMOS管的漏极；第四PMOS管的源极接高侧浮动电源，其栅极通过第三电阻后接第三PMOS管的漏极；
第三NMOS管的漏极通过第三电阻后接第三PMOS管的漏极，第三NMOS管的栅极通过第四电阻后接第四PMOS管的漏极，第三NMOS管的源极接高侧浮动地；第四NMOS管的漏极通过第四电阻后接第四PMOS管的漏极，第四NMOS管的栅极通过第三电阻后接第三PMOS管的漏极，第四NMOS管的源极接高侧浮动地；
第五NMOS管的漏极接第三PMOS管的漏极，第五NMOS管的栅极通过第四电阻后接第四PMOS管的漏极，第五NMOS管的源极接高侧浮动地；第六NMOS管的漏极接第四PMOS管的漏极，第六NMOS管的栅极通过第三电阻后接第三PMOS管的漏极，第六NMOS管的源极接高侧浮动地；
第七NMOS管的漏极通过第三电阻后接第三PMOS管的漏极，第七NMOS管的栅极和漏极均接高侧浮动地；第八NMOS管的漏极通过第四电阻后接第四PMOS管的漏极，第八NMOS管的栅极和漏极均接高侧浮动地；
第一电阻的一端接第七NMOS管的漏极，第一电阻的另一端接高侧浮动地；第一PLDMOS管的源极接第一电阻的一端，第一PLDMOS管的栅极接高侧浮动地；第一NLDMOS管的漏极接第一PLDMOS管的漏极，第一NLDMOS管的栅极接电源，第一NLDMOS管的源极和第九NMOS管的源极接第一NMOS管的漏极；第九NM...

【专利技术属性】
技术研发人员：明鑫，秦尧，刘媛媛，孙天一，王卓，张波，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：四川;51