一种具有重映射功能的芯片系统及芯片重映射配置系统技术方案

本申请公开了一种具有重映射功能的芯片系统及芯片重映射配置系统，针对芯片内核和芯片管脚驱动电路之间的输入信号和输出信号分别设置输入动态互连网络和输出动态互连网络；其中，输出动态互连网络的输入端口与芯片内核的第一输出端口对应连接，输出动态互连网络的输出端口与芯片管脚驱动电路的第一输出管脚对应连接；输入动态互连网络的输入端口与芯片管脚驱动电路的第一输入管脚对应连接，输入动态互连网络的输出端口与芯片内核的第一输入端口对应连接。无阻塞网络结构采用递归的方式进行扩张构造，从而相较于现有技术中采用多路选择器实现芯片管脚重映射的方案延缓了交叉点数随入线、出线数增长的速度，进而降低了实现芯片管脚重映射的成本。

【技术实现步骤摘要】
一种具有重映射功能的芯片系统及芯片重映射配置系统
本申请涉及芯片
，特别是涉及一种具有重映射功能的芯片系统及芯片重映射配置系统。
技术介绍
在设计芯片的过程中，研发团队在关于芯片管脚如何排布的问题上往往会进行反复斟酌，需要综合考虑各种应用场景来得到一个比较合理的排布。但是，随着芯片设计技术越来越成熟，芯片的功能越来越复杂，其管脚也越来越多，往往在不同的应用场景下，需要不同的管脚排布。因此，在芯片制造完成后，如果还可以由软件配置重新映射芯片管脚的排布，那么用户就可以根据自己的应用需求定义管脚，大大提高了芯片的灵活性，同时节省了芯片设计过程中关于管脚如何排布问题的时间。在现有方案中，主要是使用多路选择器来实现芯片管脚的重映射的。图1为现有技术中的一种具有重映射功能的芯片系统。如图1所示，芯片管脚重映射电路设置于芯片内核101和芯片管脚驱动电路（即I/O驱动电路）102之间，使用多路选择器实现芯片I/O管脚映射，芯片的管脚可以配置为输入或输出，因此有两组多路选择器，一组控制输入的映射，一组控制输出的映射。芯片内核101的任一输出管脚Px_out可以输出到芯片管脚驱动电路102的任意一个管脚PADx，芯片管脚驱动电路102的任一管脚PADx也可以输入到芯片内核101的任意一输入管脚Px_in。芯片管脚可以由软件配置多路选择器的控制信号来进行重映射。这种使用多路选择器实现芯片管脚重映射的方法，假设有N个管脚需要做重映射，则需要N个N选1的多路选择器，即需要需要N×(N-1)个二选一数据选择器（MUX），所需控制寄存器位宽为N×log2N，其成本代价随着管脚数量的增加成平方次增加。当芯片功能比较复杂，管脚数量比较多时，使用多路选择器的方式实现芯片输入输出（I/O）映射代价太大。提供一种较低成本的芯片管脚重映射方案，是本领域技术人员需要解决的技术问题。
技术实现思路
本申请的目的是提供一种具有重映射功能的芯片系统及芯片重映射配置系统，相较于现有采用多路选择器实现芯片重映射的方式降低了成本。为解决上述技术问题，本申请提供一种具有重映射功能的芯片系统，包括：芯片内核，芯片管脚驱动电路，以及设于所述芯片内核和所述芯片管脚驱动电路之间的第一芯片管脚映射电路；其中，所述第一芯片管脚映射电路包括输入动态互连网络和输出动态互连网络；所述输出动态互连网络的输入端口与所述芯片内核的第一输出端口对应连接，所述输出动态互连网络的输出端口与所述芯片管脚驱动电路的第一输出管脚对应连接；所述输入动态互连网络的输入端口与所述芯片管脚驱动电路的第一输入管脚对应连接，所述输入动态互连网络的输出端口与所述芯片内核的第一输入端口对应连接；所述输入动态互连网络和所述输出动态互连网络均包含无阻塞网络结构。可选的，所述输入动态互连网络和所述输出动态互连网络均由Benes网络构成。可选的，所述输入动态互连网络和所述输出动态互连网络均具体为：具有N个输入端口和N个输出端口的第一Benes网络；所述第一Benes网络中的输入端口和输出端口均连接位宽为1的传输线；N为2的幂次方。可选的，所述输入动态互连网络和所述输出动态互连网络均具体包括：第二Benes网络和第三Benes网络；其中，N个所述第二Benes网络对应连接一个所述第三Benes网络，所述第二Benes网络具有K个输入端口和K个输出端口，所述第三Benes网络具有N个输入端口和N个输出端口；所述第三Benes网络的输入端口和输出端口均连接位宽为K的总线；K、N均为2的幂次方。可选的，所述输入动态互连网络和所述输出动态互连网络均具体包括多组网络结构；一组所述网络结构包括一个所述第三Benes网络和与所述第三Benes网络对应的所述第二Benes网络。可选的，在所述输出动态互连网络中，所述第二Benes网络的输入端口与所述芯片内核的第一输出端口对应连接，一个所述第二Benes网络的所有输出端口均与对应的所述第三Benes网络的一个输入端口连接，所述第三Benes网络输出端口与所述芯片管脚驱动电路的第一输出管脚对应连接；在所述输入动态互连网络中，所述第二Benes网络的输入端口与所述芯片管脚驱动电路的第一输入管脚对应连接，一个所述第二Benes网络的所有输出端口均与对应的所述第三Benes网络的一个输入端口连接，所述第三Benes网络输出端口与所述芯片内核的第一输入端口对应连接。可选的，在所述输出动态互连网络中，所述第二Benes网络的输入端口与所述芯片管脚驱动电路的第一输入管脚对应连接，一个所述第二Benes网络的所有输出端口均与对应的所述第三Benes网络的一个输入端口连接，所述第三Benes网络输出端口与所述芯片内核的第一输入端口对应连接；在所述输入动态互连网络中，所述第二Benes网络的输入端口与所述芯片内核的第一输出端口对应连接，一个所述第二Benes网络的所有输出端口均与对应的所述第三Benes网络的一个输入端口连接，所述第三Benes网络输出端口与所述芯片管脚驱动电路的第一输出管脚对应连接。可选的，还包括：设于所述芯片内核和所述芯片管脚驱动电路之间的第二芯片管脚映射电路；所述第二芯片管脚映射电路包括输入多路选择器电路和输出多路选择器电路；一个所述输出多路选择器电路的输入端口与所述芯片内核的各第二输出端口对应连接，各所述输出多路选择器电路的输出端口与所述芯片管脚驱动电路的各第二输出管脚对应连接；一个所述输入多路选择器电路的输入端口与所述芯片管脚驱动电路的各第二输入管脚对应连接，各所述输入多路选择器电路的输出端口与所述芯片内核的各第二输入端口对应连接。可选的，还包括：设于所述芯片内核和所述芯片管脚驱动电路之间的现场可编程逻辑门阵列；所述现场可编程逻辑门阵列的第一输入端口与所述芯片内核的第三输出端口对应连接，所述现场可编程逻辑门阵列的第一输出端口与所述芯片管脚驱动电路的第三输出管脚对应连接，所述现场可编程逻辑门阵列的第二输入端口与所述芯片管脚驱动电路的第三输入管脚对应连接，所述现场可编程逻辑门阵列的第二输出端口与所述芯片内核的第三输入端口对应连接。为解决上述技术问题，本申请还提供一种芯片重映射配置系统，包括上述任意一项所述的具有重映射功能的芯片系统，还包括：用于控制第一芯片管脚映射电路中各数据选择器的寄存器状态的上位机。本申请所提供的具有重映射功能的芯片系统，以互连网络的方式来实现芯片输入输出管脚的映射，采用包含无阻塞网络的动态互连网络代替多路选择器实现重映射功能，针对芯片内核和芯片管脚驱动电路之间的输入信号和输出信号分别设置输入动态互连网络和输出动态互连网络；其中，输出动态互连网络的输入端口与芯片内核的第一输出端口对应连接，输出动态互连网络的输出端口与芯片管脚驱动电路的第一输出管脚对应连接；输入动态互连网络的输入端口与芯片管脚驱动电路的第一输入管脚对应连接，输入动态互连网络的输出端口与芯片内核的第一输入端口对应连接。无阻塞网络结构采用递归的方本文档来自技高网...

【技术保护点】
1.一种具有重映射功能的芯片系统，其特征在于，包括：芯片内核，芯片管脚驱动电路，以及设于所述芯片内核和所述芯片管脚驱动电路之间的第一芯片管脚映射电路；/n其中，所述第一芯片管脚映射电路包括输入动态互连网络和输出动态互连网络；所述输出动态互连网络的输入端口与所述芯片内核的第一输出端口对应连接，所述输出动态互连网络的输出端口与所述芯片管脚驱动电路的第一输出管脚对应连接；所述输入动态互连网络的输入端口与所述芯片管脚驱动电路的第一输入管脚对应连接，所述输入动态互连网络的输出端口与所述芯片内核的第一输入端口对应连接；/n所述输入动态互连网络和所述输出动态互连网络均包含无阻塞网络结构。/n

【技术特征摘要】
1.一种具有重映射功能的芯片系统，其特征在于，包括：芯片内核，芯片管脚驱动电路，以及设于所述芯片内核和所述芯片管脚驱动电路之间的第一芯片管脚映射电路；
其中，所述第一芯片管脚映射电路包括输入动态互连网络和输出动态互连网络；所述输出动态互连网络的输入端口与所述芯片内核的第一输出端口对应连接，所述输出动态互连网络的输出端口与所述芯片管脚驱动电路的第一输出管脚对应连接；所述输入动态互连网络的输入端口与所述芯片管脚驱动电路的第一输入管脚对应连接，所述输入动态互连网络的输出端口与所述芯片内核的第一输入端口对应连接；
所述输入动态互连网络和所述输出动态互连网络均包含无阻塞网络结构。


2.根据权利要求1所述的芯片系统，其特征在于，所述输入动态互连网络和所述输出动态互连网络均由Benes网络构成。


3.根据权利要求2所述的芯片系统，其特征在于，所述输入动态互连网络和所述输出动态互连网络均具体为：具有N个输入端口和N个输出端口的第一Benes网络；
所述第一Benes网络中的输入端口和输出端口均连接位宽为1的传输线；N为2的幂次方。


4.根据权利要求2所述的芯片系统，其特征在于，所述输入动态互连网络和所述输出动态互连网络均具体包括：第二Benes网络和第三Benes网络；
其中，N个所述第二Benes网络对应连接一个所述第三Benes网络，所述第二Benes网络具有K个输入端口和K个输出端口，所述第三Benes网络具有N个输入端口和N个输出端口；所述第三Benes网络的输入端口和输出端口均连接位宽为K的总线；K、N均为2的幂次方。


5.根据权利要求4所述的芯片系统，其特征在于，所述输入动态互连网络和所述输出动态互连网络均具体包括多组网络结构；
一组所述网络结构包括一个所述第三Benes网络和与所述第三Benes网络对应的所述第二Benes网络。


6.根据权利要求4所述的芯片系统，其特征在于，在所述输出动态互连网络中，所述第二Benes网络的输入端口与所述芯片内核的第一输出端口对应连接，一个所述第二Benes网络的所有输出端口均与对应的所述第三Benes网络的一个输入端口连接，所述第三Benes网络输出端口与所述芯片管脚驱动电路的第一输出管脚对应连接；
在所述输入动态互连网络中，所述...

【专利技术属性】
技术研发人员：肖晓辉，何杰，谭年熊，
申请(专利权)人：杭州万高科技股份有限公司，
类型：发明
国别省市：浙江;33