芯片测试方法、装置、控制电路和芯片制造方法及图纸

本申请实施例提供了一种芯片测试方法、装置、控制电路和芯片，芯片包括CAM和控制电路，控制电路包括多个晶体管组，每个晶体管组包括一个第一晶体管和一个第二晶体管；每个第一晶体管的栅极与DSL连接，且每个第一晶体管的另两极分别与所属组内的第二晶体管的一极和DML连接，每两个第二晶体管的栅极分别与一个位存储单元连接，每个第二晶体管的另一极接地；CAM中的ML和控制电路中的DML处于VDD状态；通过DSL，向每个第一晶体管的栅极提供预设时长的VDD信号；基于DML的电平反转结果和CAM锁存的比较结果，确定晶体管组是否满足模拟ML放电的条件。应用本申请实施例提供的技术方案，能够提高锁存比较结果的准确性，满足芯片的工作频率和延迟要求。

【技术实现步骤摘要】
芯片测试方法、装置、控制电路和芯片
本申请涉及存储器
，特别是涉及一种芯片测试方法、装置、控制电路和芯片。
技术介绍
内容寻址存储器（ContentAddressableMemory，CAM）主要用于实现快速查表功能的存储器。具体实现过程为：先为匹配信号线（MatchLine，ML）预充到高电平（VDD）状态，然后打开查找信号线获得查找信号，执行比较操作，即比较查找信号和CAM中位存储单元（BitCell）中存储的信号是否一致；如果一致，则ML的电平保持在VDD状态；如果不一致，则ML放电，将ML的电平状态拉低至低电平（VSS）状态。在ML放电结束，ML处于VSS状态时，比较操作结束，锁存比较结果。为了控制比较操作的时序，正确的锁存比较结果，在芯片中设置了控制电路，基于控制电路来控制比较操作的时序。具体实现过程为：在打开查找信号线获得查找信号的同时，为控制电路中的模拟查找信号线（DummySearchLine，DSL）提供高电平信号，以使控制电路中的模拟匹配信号线（DummyMatchLine，DML）放电。当控制电路中的DML电平状态拉低至VSS状态时，认为CAM的比较操作结束，并锁存比较结果。然而，ML和DML均是通过连接的多个晶体管实现放电。晶体管的工艺存在随机的变化，这导致连接不同的晶体管，ML和DML放电的速度不同。如果DML放电的速度过快，则会导致DML处于VSS状态时，CAM的比较操作还未结束，进而导致锁存的比较结果错误。如果DML放电的速度过慢，则会导致DML拉低至VSS状态的时间远远晚于ML拉低至VSS状态的时间，进而导致CAM的锁存延迟较大，无法达到芯片的工作频率和延迟要求。
技术实现思路
本申请实施例的目的在于提供一种芯片测试方法、装置、控制电路和芯片，以提高控制比较操作的时序的准确性，提高锁存比较结果的准确性，降低CAM的锁存延迟，满足芯片的工作频率和延迟要求。具体技术方案如下：第一方面，本申请实施例提供了一种芯片测试方法，所述芯片包括CAM和与所述CAM连接的控制电路；所述控制电路包括多个晶体管组，每个晶体管组包括一个第一晶体管和一个第二晶体管；每个第一晶体管的栅极与DSL连接，且每个第一晶体管的另两极分别与所属组内的第二晶体管的一极和DML连接，每两个第二晶体管的栅极分别与一个位存储单元连接，每个第二晶体管的另一极接地；所述CAM中的ML和所述控制电路中的DML处于高电平状态；所述方法包括：将一个第二晶体管的栅极设置为高电平状态；通过所述DSL，向每个第一晶体管的栅极提供预设时长的高电平信号，获得目标晶体管组所对应的所述DML的电平反转结果，所述目标晶体管组包括栅极处于高电平状态的第二晶体管和该第二晶体管连接的第一晶体管；通过所述CAM中的查找信号线（SearchLine，SL），向所述CAM中的每个位存储单元提供预设电平信号；当所述电平反转结果表明当前所述DML的电平状态未反转时，确定所述目标晶体管组不满足模拟ML放电的条件；当所述电平反转结果表明当前所述DML的电平状态反转时，获取所述CAM锁存的比较结果；当基于所述预设电平信号确定所述比较结果错误时，确定所述目标晶体管组不满足模拟ML放电的条件；当所述电平反转结果表明当前所述DML的电平状态反转时，获取所述CAM锁存的比较结果；当基于所述预设电平信号确定所述比较结果正确时，确定所述目标晶体管组满足模ML放电的条件。可选的，所述方法还包括：若所述控制电路中包括多个目标晶体管组满足模拟ML放电的条件，则从所述多个目标晶体管组中选择一个目标晶体管组；将所选择的目标晶体管组中第二晶体管的栅极设置为高电平状态，将其他第二晶体管的栅极设置为低电平状态。可选的，所述通过所述DSL，向每个第一晶体管的栅极提供预设时长的高电平信号，获得目标晶体管组所对应的所述DML的电平反转结果的步骤，包括：通过所述DSL，向每个第一晶体管的栅极提供预设时长的高电平信号；若获得所述CAM中锁存单元的时钟引脚的时钟信号，则确定目标晶体管组所对应的所述DML的第一电平反转结果，所述第一电平反转结果指示当前所述DML的电平状态反转；若未获得所述CAM中锁存单元的时钟引脚的时钟信号，则确定所述目标晶体管组所对应的所述DML的第二电平反转结果，所述第二电平反转结果指示当前所述DML的电平状态未反转。可选的，所述预设时长小于所述芯片的最小工作周期对应的时长。第二方面，本申请实施例提供了一种芯片测试装置，所述芯片包括CAM和与所述CAM连接的控制电路；所述控制电路包括多个晶体管组，每个晶体管组包括一个第一晶体管和一个第二晶体管；每个第一晶体管的栅极与DSL连接，且每个第一晶体管的另两极分别与所属组内的第二晶体管的一极和DML连接，每两个第二晶体管的栅极分别与一个位存储单元连接，每个第二晶体管的另一极接地；所述CAM中的ML和所述控制电路中的DML处于高电平状态；所述装置包括：第一设置模块，用于将一个第二晶体管的栅极设置为高电平状态；第一供电模块，用于通过所述DSL，向每个第一晶体管的栅极提供预设时长的高电平信号，获得目标晶体管组所对应的所述DML的电平反转结果，所述目标晶体管组包括栅极处于高电平状态的第二晶体管和该第二晶体管连接的第一晶体管；第二供电模块，用于通过所述CAM中的SL，向所述CAM中的每个位存储单元提供预设电平信号；处理模块，用于：当所述电平反转结果表明当前所述DML的电平状态未反转时，确定所述目标晶体管组不满足模拟ML放电的条件；当所述电平反转结果表明当前所述DML的电平状态反转时，获取所述CAM锁存的比较结果；当基于所述预设电平信号确定所述比较结果错误时，确定所述目标晶体管组不满足模拟ML放电的条件；当所述电平反转结果表明当前所述DML的电平状态反转时，获取所述CAM锁存的比较结果；当基于所述预设电平信号确定所述比较结果正确时，确定所述目标晶体管组满足模拟ML放电的条件。可选的，所述装置还包括：选择模块，用于若所述控制电路中包括多个目标晶体管组满足模拟ML放电的条件，则从所述多个目标晶体管组中选择一个目标晶体管组；第二设置模块，用于将所选择的目标晶体管组中第二晶体管的栅极设置为高电平状态，将其他第二晶体管的栅极设置为低电平状态。可选的，所述第一供电模块，具体用于：通过所述DSL，向每个第一晶体管的栅极提供预设时长的高电平信号；若获得所述CAM中锁存单元的时钟引脚的时钟信号，则确定目标晶体管组所对应的所述DML的第一电平反转结果，所述第一电平反转结果指示当前所述DML的电平状态反转；若未获得所述CAM中锁存单元的时钟引脚的时钟信号，则确定所述目标晶体管组所对应的所述DML的第二电平反转结果，所述第二电平反转结果指示当前所述DML的电平状态未反转。可选的，所述预设时长小于所述芯片的最小工作周期对应的时长。第本文档来自技高网...

【技术保护点】
1.一种芯片测试方法，所述芯片包括内容寻址存储器CAM和与所述CAM连接的控制电路；所述控制电路包括多个晶体管组，每个晶体管组包括一个第一晶体管和一个第二晶体管；每个第一晶体管除栅极外的另两极分别与所属组内的第二晶体管的一极和模拟匹配信号线DML连接，每两个第二晶体管的栅极分别与一个位存储单元连接，每个第二晶体管的另一极接地；所述CAM中的匹配信号线ML和所述控制电路中的DML处于高电平状态，其特征在于，每个第一晶体管的栅极与模拟查找信号线DSL连接；所述方法包括：/n将一个第二晶体管的栅极设置为高电平状态；/n通过所述DSL，向每个第一晶体管的栅极提供预设时长的高电平信号，获得目标晶体管组所对应的所述DML的电平反转结果，所述目标晶体管组包括栅极处于高电平状态的第二晶体管和该第二晶体管连接的第一晶体管；/n通过所述CAM中的查找信号线SL，向所述CAM中的每个位存储单元提供预设电平信号；/n当所述电平反转结果表明当前所述DML的电平状态未反转时，确定所述目标晶体管组不满足模拟ML放电的条件；/n当所述电平反转结果表明当前所述DML的电平状态反转时，获取所述CAM锁存的比较结果；当基于所述预设电平信号确定所述比较结果错误时，确定所述目标晶体管组不满足模拟ML放电的条件；/n当所述电平反转结果表明当前所述DML的电平状态反转时，获取所述CAM锁存的比较结果；当基于所述预设电平信号确定所述比较结果正确时，确定所述目标晶体管组满足模ML放电的条件。/n...

【技术特征摘要】
1.一种芯片测试方法，所述芯片包括内容寻址存储器CAM和与所述CAM连接的控制电路；所述控制电路包括多个晶体管组，每个晶体管组包括一个第一晶体管和一个第二晶体管；每个第一晶体管除栅极外的另两极分别与所属组内的第二晶体管的一极和模拟匹配信号线DML连接，每两个第二晶体管的栅极分别与一个位存储单元连接，每个第二晶体管的另一极接地；所述CAM中的匹配信号线ML和所述控制电路中的DML处于高电平状态，其特征在于，每个第一晶体管的栅极与模拟查找信号线DSL连接；所述方法包括：
将一个第二晶体管的栅极设置为高电平状态；
通过所述DSL，向每个第一晶体管的栅极提供预设时长的高电平信号，获得目标晶体管组所对应的所述DML的电平反转结果，所述目标晶体管组包括栅极处于高电平状态的第二晶体管和该第二晶体管连接的第一晶体管；
通过所述CAM中的查找信号线SL，向所述CAM中的每个位存储单元提供预设电平信号；
当所述电平反转结果表明当前所述DML的电平状态未反转时，确定所述目标晶体管组不满足模拟ML放电的条件；
当所述电平反转结果表明当前所述DML的电平状态反转时，获取所述CAM锁存的比较结果；当基于所述预设电平信号确定所述比较结果错误时，确定所述目标晶体管组不满足模拟ML放电的条件；
当所述电平反转结果表明当前所述DML的电平状态反转时，获取所述CAM锁存的比较结果；当基于所述预设电平信号确定所述比较结果正确时，确定所述目标晶体管组满足模ML放电的条件。


2.根据权利要求1所述的方法，其特征在于，所述方法还包括：
若所述控制电路中包括多个目标晶体管组满足模拟ML放电的条件，则从所述多个目标晶体管组中选择一个目标晶体管组；
将所选择的目标晶体管组中第二晶体管的栅极设置为高电平状态，将其他第二晶体管的栅极设置为低电平状态。


3.根据权利要求1所述的方法，其特征在于，所述通过所述DSL，向每个第一晶体管的栅极提供预设时长的高电平信号，获得目标晶体管组所对应的所述DML的电平反转结果的步骤，包括：
通过所述DSL，向每个第一晶体管的栅极提供预设时长的高电平信号；
若获得所述CAM中锁存单元的时钟引脚的时钟信号，则确定目标晶体管组所对应的所述DML的第一电平反转结果，所述第一电平反转结果指示当前所述DML的电平状态反转；
若未获得所述CAM中锁存单元的时钟引脚的时钟信号，则确定所述目标晶体管组所对应的所述DML的第二电平反转结果，所述第二电平反转结果指示当前所述DML的电平状态未反转。


4.根据权利要求1-3任一项所述的方法，其特征在于，所述预设时长小于所述芯片的最小工作周期对应的时长。


5.一种芯片测试装置，其特征在于，所述芯片包括内容寻址存储器CAM和与所述CAM连接的控制电路；所述控制电路包括多个晶体管组，每个晶体管组包括一个第一晶体管和一个第二晶体管；每个第一晶体管的栅极与模拟查找信号线DSL连接，且每个第一晶体管的另两极分别与所属组内的第二晶体管的一极和模拟匹配信号线DML连接，每两个第二晶体管的栅极分别与一个位存储单元连接，每个第二晶体管的另一极接地；所述CAM中的匹配信号线ML和所述控制电路中的DML处于高电平状态；所述装置包括：
第一设置模块，用于将一个第二晶体管的栅极设置为高电平状态；
第一供电模块，用于通过所述DSL，向每个第一晶体管的栅极提供预设时长的高电平信号，获得目标晶体管组所对应的所述DML的电平反转结果，所述目标晶体管组包括栅极处于高电平状态的第二晶体管和该第二晶体管连接的第一晶体管；
第二供电模块，用于通过所述CAM中的查找信号线SL，向所述CAM中的每个位存储单元提供预设电平信号；
处理模块，用于：
当所述电平反转结果表明当前所述DML的电平状态未反转时，确定所述目标...

【专利技术属性】
技术研发人员：吴文豪，
申请(专利权)人：新华三半导体技术有限公司，
类型：发明
国别省市：四川;51