存储器和存储器测试系统技术方案

本实用新型专利技术实施例提供一种存储器和存储器测试系统，其中，存储器包括：输入电路，适于接收外部时钟信号，并输出第一测试时钟信号；测试路径选择电路，与输入电路连接，适于根据读出时钟命令输出第二测试时钟信号；输出电路，与测试路径选择电路连接，适于将第二测试时钟信号转换为第三测试时钟信号输出到存储器外部，本实用新型专利技术实施例通过量化时钟信号输入被测试的每一个芯片的时间延迟，从而获取芯片的实际输出延迟，提高了多芯片并行测试的准确性。

【技术实现步骤摘要】
存储器和存储器测试系统
本技术涉及半导体芯片测试领域，特别涉及一种存储器和存储器测试系统。
技术介绍
半导体芯片测试，目的是为了把产品性能不符合预期性能的半导体芯片筛选出来。造成半导体芯片性能不合格的因素有很多，例如，半导体芯片在制程过程中会产生制程误差，导致形成的半导体芯片的输出延迟不符合预期性能。半导体芯片测试一般是通过多芯片并行测试来进行，目的是为了节省测试时间，在多芯片并行测试中，芯片测试卡同时测试一片晶圆上成百上千个芯片。为了节约测试资源，并行测试的芯片采用的是同一个时钟信号，时钟信号输入被测试的每一个芯片时存在不同的时间延迟，导致测试获取的芯片输出延迟并不能代表芯片的实际输出延迟，从而造成多芯片并行测试的结果不准确的问题。
技术实现思路
本技术实施例提供一种存储器和存储器测试系统，通过量化时钟信号输入被测试的每一个芯片的时间延迟，从而获取芯片的实际输出延迟，提高了多芯片并行测试的准确性。为解决上述技术问题，本技术的实施例提供了一种存储器，包括：输入电路，适于接收外部时钟信号，并输出第一测试时钟信号；测试路径选择电路，与输入电路连接，适于根据读出时钟命令输出第二测试时钟信号；输出电路，与测试路径选择电路连接，适于将第二测试时钟信号转换为第三测试时钟信号输出到存储器外部。通过输入电路、测试路径选择电路和输出电路构成直接输出电路，通过直接输出电路直接基于外部时钟信号，输出第三测试时钟信号，从而获取外部信号输入到存储器的时间延迟，避免时钟信号输入被测试的每一个芯片时存在不同的时间延迟造成的误差，提高多芯片并行测试的准确性。另外，输入电路还输出第一正常时钟信号，第一正常时钟信号与第一测试时钟信号的频率和相位相同。另外，存储器还包括存储块，第一正常时钟信号适于对存储块进行读写操作的时钟源。另外，第一测试时钟信号与外部时钟信号的频率相同。另外，当读出时钟命令为低时，测试路径选择电路输出的第二测试时钟信号为低电平；当读出时钟命令为高时，测试路径选择电路输出的第二测试时钟信号与第一测试时钟信号的频率相同。另外，存储器还包括测试模式模块，测试模式模块输出读出时钟命令。本技术实施例还提供了一种存储器测试系统，包括：多个上述存储器，将存储器依次编号为1至N，N为大于等于2的整数；测试卡，输出地址信息、命令信息、第零测试时钟信号、片选信息至编号为1至N的存储器，并接收编号为1至N的存储器的数据信息。另外，测试卡具有N个片选输出端输出片选信息和N个数据接收端接收数据信息，与编号为1至N的存储器一一对应连接。另外，编号为1至N的存储器共用测试卡输出的地址信息、命令信息和第零测试时钟信号。另外，测试卡的第零测试时钟信号送至存储器的输入电路，存储器的第三测试时钟信号送至测试卡对应的数据接收端。通过同一测试卡对编号1至N的存储器进行并行测试，编号1至N的存储器中包括上述直接输出电路，基于测试卡提供的第零测试时钟信号，输出第三测试时钟信号，从而获取第零时钟信号输入到存储器的时间延迟，避免第零测试时钟信号输入被测试的每一个芯片时存在不同的时间延迟造成的误差，提高通过测试卡进行多芯片并行测试的准确性。附图说明一个或多个实施例通过与之对应的附图中的图片进行示例性说明，除非有特别申明，附图中的图不构成比例限制。图1为本技术第一实施例提供的存储器的示意图；图2为本技术第一实施例提供的存储器的电路结构示意图；图3为本技术第二实施例提供的存储器测试系统的结构示意图；图4为本技术第三实施例提供的存储器测试方法的流程示意图；图5为多芯片并行测试存在时钟偏差的原理示意图。具体实施方式目前，半导体芯片测试一般是通过多芯片并行测试来进行，目的是为了节省测试时间，在多芯片并行测试中，芯片测试卡同时测试一片晶圆上成百上千个芯片。为了节约测试资源，并行测试的芯片采用的是同一个时钟信号，时钟信号输入被测试的每一个芯片时存在不同的时间延迟，导致测试获取的芯片输出延迟并不能代表芯片的实际输出延迟，从而造成多芯片并行测试的结果不准确的问题。参考图5，测试卡的时钟端CLK到达Chip1的时钟端CLK具有一延迟，例如为0.5ns，测试卡的时钟端CLK达到Chip2的时钟端CLK具有一延迟，例如为0.9ns。将测试卡的时钟端CLK到达Chip1的时钟端CLK的延迟默认为0，上述0.5ns与0.9ns之间的偏差即为并行测试时Chip2的时钟偏差值，时钟偏差值为0.9ns—0.5ns＝0.4ns。为解决上述问题，本技术第一实施例提供了一种存储器，包括：输入电路，适于接收外部时钟信号，并输出第一测试时钟信号；测试路径选择电路，与输入电路连接，适于根据读出时钟命令输出第二测试时钟信号；输出电路，与测试路径选择电路连接，适于将第二测试时钟信号转换为第三测试时钟信号输出到存储器外部。为使本技术实施例的目的、技术方案和优点更加清楚，下面将结合附图对本技术的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本技术各实施例中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本申请所要求保护的技术方案。以下各个实施例的划分是为了描述方便，不应对本技术的具体实现方式构成任何限定，各个实施例在不矛盾的前提下可以相互结合，相互引用。图1为本技术第一实施例提供的存储器的示意图，图2为本技术第一实施例提供的存储器的电路结构示意图，下面对本实施例的存储器进行具体说明。参考图1，存储器100，包括：输入电路101，适于接收外部时钟信号OutClk，并输出第一测试时钟信号TestClk1。外部时钟信号OutClk即外部设备提供给存储器100的时钟信号，外部时钟信号OutClk为存储器100的正常工作信号或测试信号。第一测试时钟信号TestClk1即输入测试路径选择电路102的时钟信号，具体地，第一测试时钟信号TestClk1与外部时钟信号OutClk的频率相同。第一测试时钟信号TestClk1与外部时钟信号OutClk的延迟通过输入电路延迟信息表征。测试路径选择电路102，与输入电路101连接，适于根据读出时钟命令ReadClkout输出第二测试时钟信号TestClk2。第二测试时钟信号TestClk2即输入输出电路103的时钟信号。在本实施例中，存储器100还包括测试模式模块104，测试模式模块104用于输出读出时钟命令ReadClkout。具体地，存储器100基于接收到的命令信息输出读出时钟命令ReadClkout，以开启测试路径选择电路102。读出时钟命令ReadClkout即测试路径选择电路102的开启信号，当读出时钟命令ReadClkout为高电平时，测试路径选择电路102根据第一测试时钟信号TestClk1输本文档来自技高网...

【技术保护点】
1.一种存储器，其特征在于，包括：/n输入电路，适于接收外部时钟信号，并输出第一测试时钟信号；/n测试路径选择电路，与所述输入电路连接，适于根据读出时钟命令输出第二测试时钟信号；/n输出电路，与所述测试路径选择电路连接，适于将所述第二测试时钟信号转换为第三测试时钟信号输出到存储器外部。/n

【技术特征摘要】
1.一种存储器，其特征在于，包括：
输入电路，适于接收外部时钟信号，并输出第一测试时钟信号；
测试路径选择电路，与所述输入电路连接，适于根据读出时钟命令输出第二测试时钟信号；
输出电路，与所述测试路径选择电路连接，适于将所述第二测试时钟信号转换为第三测试时钟信号输出到存储器外部。


2.根据权利要求1所述的存储器，其特征在于，所述输入电路还输出第一正常时钟信号，所述第一正常时钟信号与所述第一测试时钟信号的频率和相位相同。


3.根据权利要求2所述的存储器，其特征在于，还包括存储块，所述第一正常时钟信号适于对所述存储块进行读写操作的时钟源。


4.根据权利要求1所述的存储器，其特征在于，所述第一测试时钟信号与所述外部时钟信号的频率相同。


5.根据权利要求1所述的存储器，其特征在于，当所述读出时钟命令为低时，所述测试路径选择电路输出的所述第二测试时钟信号为低电平；当所述读出时钟命令为高时，所述测试路径选择电路输出的所述第二测试时钟信号与所述第一测试时钟信号的频率相同。

【专利技术属性】
技术研发人员：王佳，
申请(专利权)人：长鑫存储技术有限公司，
类型：新型
国别省市：安徽;34