具有指数增长型响应数量的PUF电路及加密装置制造方法及图纸

本申请公开了一种具有指数增长型响应数量的PUF电路及加密装置，该电路包括具有PUF特性的单元存储阵列、纠错码电路、寄存器响应选择阵列，单元存储阵列在外部挑战信号作用下，产生具有PUF特性的响应，该响应通过纠错码电路稳定的输入到寄存器响应选择阵列，在寄存器响应选择阵列中进行逻辑组合后输出得到最终的响应结果；逻辑组合为：每两行寄存器为一组，每组中同一列的两个寄存器的输出增加一个二选一选择器输出，再将同一组的不同列的两个选择器的输出结果逐次进行异或，得到一个最终的输出值；将所有分组的最终输出值按序拼接得到最终的响应结果。本申请在芯片面积有限时，实现指数量级增加PUF中响应数量，解决现有PUF强度较弱的问题。

【技术实现步骤摘要】
具有指数增长型响应数量的PUF电路及加密装置
本申请涉及IP保护
，具体而言，涉及一种具有指数增长型响应数量的PUF电路及加密装置。
技术介绍
PUF(PhysicallyUnclonableFunction)即物理不可克隆函数技术，在实际应用中，一方面可以提供ID认证所需的二进制安全信息，另一方面借助PUF的函数特性能够辅助其他安全算法实现数据的加密、签名等功能。PUF技术是由能够产生输出的电路、组件、过程或其他实体来实现的，是一种具体的物理结构产生的函数。由于生产过程中存在微小差异，使得PUF的输入输出关系具有随机性、不可预测性、不可克隆性，通常把PUF的输入称为挑战信号(challenge)，输出称为响应信号(response)。PUF是一种物理熵源，基于物理熵源随机性的ID生成认证或者数据加密的过程更加安全，不易被现有的解密算法攻破。当前市面上主流的可集成PUF方案之一就是SRAMPUF。SRAM(StaticRandom-AccessMemory)是一种集成电路中常用的结构。SRAMPUF就是借助SRAM阵列的随机特性实现PUF的激励响应关系，即借助SRAM的结构实现函数映射的特性，同时因为物理随机性满足不同SRAM阵列之间的映射关系不同。由于SRAM可能会因为电路中的噪声产生跳变，输出的数值发生变化，使得在某些情况下函数的映射关系不能满足，所以在实际使用中需要纠错码来解决这一问题，保证数据的稳定。从定义上来说，PUF按照挑战响应对(CRP,challenge-responsepairs)的数量分为强PUF和弱PUF，SRAM由于其特性一般属于弱PUF。具体来说，常规的SRAMPUF的实现是借助每一个SRAM单元生成1bit随机的二进制数值，多个SRAM单元组成一行并行输出，成为PUF的响应信号，从应用的角度也可以称之为密钥；每行分配一个地址，该地址为SRAMPUF的挑战信号。举例来说，对于一个32x127大小的SRAM阵列，每次输出127bit长度的响应，按照常规方案只能有32种挑战(也可以说是32个127bit的密钥)，对应的模块地址脚最少为5个(2^5＝32)。上述常规方案存在有限面积下响应数量过少的问题，因此直接导致了SRAMPUF是一种弱PUF。如果实际需求中想要增加响应，由于每个SRAM单元只为一个响应提供了数值，没有进行复用，因此需要添加SRAM单元构成新的一行，同时增加地址才能满足要求。此时响应的数量为：其中，SRAM单元的数量为m，响应的码长为n，m/n为整数。对于集成电路来说，SRAM作为器件的一种，其数量m和所占芯片面积s是接近线性正相关的：s≈k×m(k∈R,k>0)，因此可以得到，PUF的芯片面积和响应的数量关系为：s≈k×n×z(k∈R,k>0)。从公式中可以看到这种方案下的芯片面积和响应的数量呈线性关系。在芯片面积有限的情况下，响应的总数(或CRP的总数)并不大，这种方案的SRAMPUF仍然属于弱PUF的范畴。如果采用简单复用SRAM单元的方案进行改进，即每增加一个响应就增加一条用于输出响应的电路，这会导致平均到每个SRAM单元的面积增加。假设共增加了q条电路(相当于q个响应)，对于单个SRAM单元来说每条线路增大的面积为h，则有：s≈km+nhq(k∈R,k>0)，两个公式可以得到：s≈nkz+(h-k)nq(k∈R,k>0)。从公式中可知，芯片面积s和响应数量z和响应增加的数量q呈线性关系。所以这种方法不能从根本上解决芯片级PUF的响应数量与芯片面积的矛盾。综上，现有的增加PUF中响应数量(CRP数量)的方式中，在增加响应数量的同时，芯片面积会随着响应数量的增加呈线性增长，导致在芯片面积有限的情况下，PUF依然是弱PUF。
技术实现思路
本申请的主要目的在于提供一种具有指数增长型响应数量的PUF电路及加密装置，解决现有的增加PUF中响应数量(CRP数量)的方式在芯片面积有限的情况下，PUF强度较弱的问题。为了实现上述目的，根据本申请的第一方面，提供了一种具有指数增长型响应数量的PUF电路，所述电路包括具有PUF特性的单元存储阵列、纠错码电路、寄存器响应选择阵列，单元存储阵列、纠错码电路、寄存器响应选择阵列依次相连：所述单元存储阵列在外部挑战信号作用下，产生具有PUF特性的响应，该响应通过纠错码电路稳定的输入到寄存器响应选择阵列，在寄存器响应选择阵列中进行逻辑组合后输出得到最终的响应结果；其中逻辑组合为：每两行寄存器为一组，每组中同一列的两个寄存器的输出增加一个二选一选择器输出，再将同一组的不同列的两个选择器的输出结果逐次进行异或，得到一个最终的输出值；将所有分组的最终输出值按序拼接得到最终的响应结果。可选的，所述PUF为单元型PUF，所述寄存器响应选择阵列与所述单元存储阵列的排列相同。可选的，所述纠错码电路包括纠错码模块、ROM存储模块、controller模块，其中，纠错码模块分别与ROM存储模块、controller模块、以及单元存储阵列的输出线相连，controller模块与地址单元相连，其中地址单元与解码器decoder相连，解码器decoder与单元存储阵列中每个存储单元的输入线相连：单元存储阵列的输出线接入纠错码模块后通过ROM存储模块中的helpdata对解码器decoder选中的存储单元进行纠错，纠错码模块通过decoder和controller模块的配合实现对单元存储阵列中所有存储单元的遍历纠错。可选的，所述PUF为SRAMPUF或蝴蝶PUF，所述单元存储阵列为SRAM阵列或butterfly阵列。可选的，所述PUF为SRAMPUF，所述单元存储阵列为SRAM阵列，所述响应结果的数量与芯片面积的关系如下：s≈2b(k+r)log2z+g其中，s为芯片面积，b为响应码长，k为每个SRAM单元所占的面积，r为寄存器响应选择阵列中平均每个寄存器的所占的面积，其中r包含选择器所占的面积，g为controller模块所占的芯片面积，z为响应结果的数量。为了实现上述目的，根据本申请的第二方面，提供了另一种具有指数增长型响应数量的PUF电路，所述电路包括具有PUF特性的单元存储阵列、纠错码电路，单元存储阵列和纠错码电路相连：所述单元存储阵列在外部挑战信号作用下，产生具有PUF特性的响应，该响应通过纠错码电路重新输入到所述单元存储阵列后，通过逻辑组合电路对所述单元存储阵列再次的输出值进行逻辑组合后输出得到最终的响应结果；其中逻辑组合电路为：单元存储阵列中，每两行存储单元为一组，每组中同一列的两个存储单元的输出增加一个二选一选择器输出，再将同一组的不同列的两个选择器的输出结果逐次进行异或，得到一个最终的输出值；将所有分组的最终输出值按序拼接得到最终的响应结果。可选的，所述PUF为单元型PUF。可选的，所述纠错码电路包括纠错码模块、ROM存储模块、controller模块，其中，纠错码模块分别本文档来自技高网...

【技术保护点】
1.一种具有指数增长型响应数量的PUF电路，其特征在于，所述电路包括具有PUF特性的单元存储阵列、纠错码电路、寄存器响应选择阵列，单元存储阵列、纠错码电路、寄存器响应选择阵列依次相连：/n所述单元存储阵列在外部挑战信号作用下，产生具有PUF特性的响应，该响应通过纠错码电路稳定的输入到寄存器响应选择阵列，在寄存器响应选择阵列中进行逻辑组合后输出得到最终的响应结果；/n其中逻辑组合为：每两行寄存器为一组，每组中同一列的两个寄存器的输出增加一个二选一选择器输出，再将同一组的不同列的两个选择器的输出结果逐次进行异或，得到一个最终的输出值；将所有分组的最终输出值按序拼接得到最终的响应结果。/n

【技术特征摘要】
1.一种具有指数增长型响应数量的PUF电路，其特征在于，所述电路包括具有PUF特性的单元存储阵列、纠错码电路、寄存器响应选择阵列，单元存储阵列、纠错码电路、寄存器响应选择阵列依次相连：
所述单元存储阵列在外部挑战信号作用下，产生具有PUF特性的响应，该响应通过纠错码电路稳定的输入到寄存器响应选择阵列，在寄存器响应选择阵列中进行逻辑组合后输出得到最终的响应结果；
其中逻辑组合为：每两行寄存器为一组，每组中同一列的两个寄存器的输出增加一个二选一选择器输出，再将同一组的不同列的两个选择器的输出结果逐次进行异或，得到一个最终的输出值；将所有分组的最终输出值按序拼接得到最终的响应结果。


2.根据权利要求1所述的具有指数增长型响应数量的PUF电路，其特征在于，所述PUF为单元型PUF，所述寄存器响应选择阵列与所述单元存储阵列的排列相同。


3.根据权利要求1所述的具有指数增长型响应数量的PUF电路，其特征在于，所述纠错码电路包括纠错码模块、ROM存储模块、controller模块，其中，纠错码模块分别与ROM存储模块、controller模块、以及单元存储阵列的输出线相连，controller模块与地址单元相连，其中地址单元与解码器decoder相连，解码器decoder与单元存储阵列中每个存储单元的输入线相连：
单元存储阵列的输出线接入纠错码模块后通过ROM存储模块中的helpdata对解码器decoder选中的存储单元进行纠错，纠错码模块通过decoder和controller模块的配合实现对单元存储阵列中所有存储单元的遍历纠错。


4.根据权利要求1-3中任一所述的具有指数增长型响应数量的PUF电路，其特征在于，所述PUF为SRAMPUF或蝴蝶PUF，所述单元存储阵列为SRAM阵列或butterfly阵列。


5.根据权利要求4中所述的具有指数增长型响应数量的PUF电路，其特征在于，所述PUF为SRAMPUF，所述单元存储阵列为SRAM阵列，所述响应结果的数量与芯片面积的关系如下：
s≈2b(k+r)log2z+g
其中，s为芯片面积，b为响应码长，k为每个SRAM单元所占的面积，r为寄存器响应选择阵列中平均每个寄存器的所占的面积，其中r包含选择器所占的面积，g为controller模块所占的芯片面积，z为响应结果的数量。


6.一种具有指数增长型响...

【专利技术属性】
技术研发人员：宋敏特，
申请(专利权)人：翼盾上海智能科技有限公司，
类型：发明
国别省市：上海;31