从低阶MUX设计衍生出高阶MUX的电路架构制造技术

一种从低阶MUX设计衍生出高阶MUX的电路架构。本文描述的各种实现方式针对使用低阶多路复用器的高阶多路复用器的实现方式。在实施例中，该实现方式需要对低阶多路复用器的现有电路设计进行一些修改。多个多路复用器可以彼此耦合，从而形成公共的输入端口和输出端口。使用使能信号，一次只能启用耦合的多路复用器中的一个而切断其余多路复用器。因此，在接收到指示存储器单元的地址的选择信号时，耦合在一起的低阶多路复用器在选择与存储器单元相对应的适当列时用作高阶多路复用器。

【技术实现步骤摘要】
从低阶MUX设计衍生出高阶MUX的电路架构相关申请的交叉引用本申请要求2019年10月14日提交的标题为“从低阶MUX设计衍生出高阶MUX的电路架构”的印度专利申请第201941041459号的权益和优先权，其全部公开内容以引用方式并入本文中。
本专利技术涉及一种从低阶MUX设计衍生出高阶MUX的电路架构。
技术介绍
本部分旨在提供与理解本文所述的各种技术有关的信息。正如本节标题所暗示，这是对现有技术的讨论，绝不应暗示它是现有技术。通常，相关技术可以或可以不被认为是现有技术。因此，应该理解，本部分中的任何陈述均应以此为依据，而不应视为对现有技术的认可。在存储器电路设计中，多路复用器通常用于选择存储器单元阵列中的特定地址。基于一个或多个输入选择器信号的值，多路复用器利于将内容从多条输入数据线中的一条传输到输出线。基于输入数据线的数量确定多路复用器的大小。例如，能够从32条输入数据线中选择1条输出的多路复用器称为32：1多路复用器。与另一个多路复用器相比，高阶多路复用器(也称为高阶mux)只是接收大量输入数据线的多路复用器。例如，与32：1多路复用器相比，64：1多路复用器是高阶多路复用器。多路复用器的大小还可以指示所需的输入选择器线的数量：输入数据线的数量＝2输入选择器线。如此，32：1多路复用器需要5条输入选择器线。通常希望在电路设计中使用更大尺寸的多路复用器。常规地，低阶多路复用器被组合以便衍生出高阶多路复用器。然而，传统方法需要重新设计电路，因此需要新的制造、验证和封装工艺。这种方法将导致开发效率低下和产品昂贵。因此，需要一种改进的电路设计，该电路设计允许从低阶多路复用器衍生出高阶多路复用器，而无需实质上改变低阶多路复用器的基线电路设计。
技术实现思路
根据本专利技术第一方面的一种存储器电路，包括：以多个列和多个行布置的存储器单元阵列。第一单元，具有与第一组多个列相对应的第一对多路复用器、第一读出放大器和第一写入驱动器。第二单元，具有与第二组多个列相对应的第二对多路复用器、第二读出放大器和第二写入驱动器。写入使能信号，被配置成使能所述第一写入驱动器和所述第二写入驱动器中的一个写入驱动器。以及读取使能信号，被配置成使能所述第一读出放大器和所述第二读出放大器中的一个读出放大器。根据本专利技术第二方面的一种存储器电路，包括：存储器阵列，具有以多个行和多个列布置的多个存储器单元。行选择器，被配置成识别与特定存储器单元相关联的选定行。列选择器，被配置成识别与所述特定存储器单元相关联的选定列，其中所述列选择器包括：多个多路复用器，每个多路复用器对应于所述多个列的子集；使能信号，用于一次切换所述多个多路复用器中的一个多路复用器；以及选择信号，用于从与由所述使能信号使能的所述多个多路复用器中的所述一个多路复用器相对应的所述多个列的子集中选择一列。根据本专利技术第三方面的一种实现多路复用器的方法，包括：提供以多个列和多个行布置的存储器单元的阵列。将一对多路复用器耦合到所述多个列，其中所述一对多路复用器中的所述多路复用器中的每一个多路复用器对应于所述多个列的子集。通过将所述一对多路复用器的输出端口耦合在一起形成公共输出端口。由所述一对多路复用器接收选择信号，其中由所述一对多路复用器中的每个多路复用器将所述选择信号转换为特定列的地址。响应于读取使能信号在所述公共输出端口上生成输出。附图说明本文参考附图描述了各种技术的实现方式。然而，应理解，附图仅出于说明目的，并且本文描述了各种实现方式，并且无意于限制本文描述的各种技术的实施例。图1A和图1B示出了使用低阶多路复用器来实现高阶多路复用器的现有技术电路。图2示出了根据本文描述的各种实现方式的使用低阶多路复用器的存储器电路的图。图3示出了根据本文描述的本专利技术的实施例的使用低阶多路复用器来实现高阶多路复用器的存储器电路的图。图4示出了根据本文描述的本专利技术的另一个实施例的使用低阶多路复用器来实现高阶多路复用器的存储器电路的图。图5示出了根据本文描述的本专利技术的又一个实施例的使用多于两个的低阶多路复用器来实现高阶多路复用器的存储器电路的图。图6示出了根据本文描述的本专利技术的又一个实施例的使用具有指定的选择信号的低阶多路复用器来实现高阶多路复用器的存储器电路的图。图7示出了根据本文描述的本专利技术的实施例的从低阶多路复用器衍生出高阶多路复用器的方法的过程流程图。具体实施方式本文描述的各种实现方式针对使得能够使用低阶多路复用器实现高阶多路复用器的集成电路(IC)架构。本文描述的各种方案和技术可以提供优化的电路设计，以实现对低阶多路复用器电路的有限修改而实现高阶多路复用器。图1A和图1B示出了使用低阶多路复用器来实现高阶多路复用器的现有技术电路。更具体地说，图1A示出了包括一对多路复用器1010和1020的电路1000。多路复用器1010和1020接收输入数据1011和1021以分别基于选择信号1012和1022生成输出1013和1023。输入数据线的数量取决于多路复用器的大小。输入数据1011、1021中的每一个可以包括多条输入数据线。例如，多路复用器1010和1020可以是32：1多路复用器。在这样的实施例中，输入数据1011和1021包括32条输入数据线。此外，多路复用器1010和1020中的每一个需要由选择信号1012和1022的每一个传递5位地址，以生成输出1013和1023。例如，当选择信号1012接收到[00000]的地址时，来自输入数据1011的32条输入线的第一输入数据线连接到输出线1013。多路复用器1020也具有类似的功能。参考图1B，示出了从多个低阶多路复用器实现高阶多路复用器的常规方法。更具体地说，电路1100包括第一级和第二级多路复用器。与图1A的电路1000相比，多路复用器1130的附加层被添加到多路复用器1110和1120。如此，第一级的多路复用器1110和1120中的每一个从数据输入1111和1121中选择一个输出。然后，由多路复用器1110和1120生成的两个输出1113和1123中的一个被选择作为电路1100的最终输出1133。因此，除了第一选择信号1112之外，还需要第二选择信号1122来确定第三多路复用器1130的输出。在电路1100的常规设计中，使用两个低阶多路复用器来实现高阶多路复用器。例如，多路复用器1110和1120可以是在电路1100中实现64：1多路复用器的32：1多路复用器。更具体地，两个多路复用器1110和1120中的每一个接收32条输入数据线，从而导致64条输入数据线在一起。在电路1100的第一级，基于选择信号1112选择两个输出1113和1123。然后，在电路1100的第二级，基于选择信号1122选择最终输出1133。因此，从64条数据输入线生成一个输出。然而，从上述低阶多路复用器衍生出高阶多路复用器的常规方法的挑战在于它需要对低阶多路复用器的现有电路设计进行实质性的改变。由于高阶复用器电路的设本文档来自技高网...

【技术保护点】
1.一种存储器电路，包括：/n以多个列和多个行布置的存储器单元阵列；/n第一单元，具有与第一组多个列相对应的第一对多路复用器、第一读出放大器和第一写入驱动器；/n第二单元，具有与第二组多个列相对应的第二对多路复用器、第二读出放大器和第二写入驱动器；/n写入使能信号，被配置成使能所述第一写入驱动器和所述第二写入驱动器中的一个写入驱动器；以及/n读取使能信号，被配置成使能所述第一读出放大器和所述第二读出放大器中的一个读出放大器。/n

【技术特征摘要】
20191014 IN 201941041459;20191210 US 16/709,6871.一种存储器电路，包括：
以多个列和多个行布置的存储器单元阵列；
第一单元，具有与第一组多个列相对应的第一对多路复用器、第一读出放大器和第一写入驱动器；
第二单元，具有与第二组多个列相对应的第二对多路复用器、第二读出放大器和第二写入驱动器；
写入使能信号，被配置成使能所述第一写入驱动器和所述第二写入驱动器中的一个写入驱动器；以及
读取使能信号，被配置成使能所述第一读出放大器和所述第二读出放大器中的一个读出放大器。


2.根据权利要求1所述的存储器电路，还包括：
输入信号，耦合到所述第一写入驱动器和所述第二写入驱动器，其中在写入操作期间，所述输入信号连接到来自所述第一组多个列和所述第二组多个列的所述多个列中的一列。


3.根据权利要求1所述的存储器电路，还包括：
输出信号，耦合到所述第一读出放大器和所述第二读出放大器，其中在读取操作期间，所述输出信号连接到来自所述第一组多个列和所述第二组多个列的所述多个列中的一列。


4.根据权利要求1所述的存储器电路，其中所述第一对多路复用器和所述第二对多路复用器中的每一个多路复用器是32：1多路复用器。


5.根据权利要求4所述的存储器电路，其中所述第一组多个列和所述第二组多个列对应于64个位线和64个源极线。


6.根据权利要求2所述的存储器电路，还包括：
由所述第一对多路复用器和所述第二对多路复用器接收的选择信号，其中所述选择信号对应于所述第一对多路复用器和所述第二对多路复用器中的每一个多路复用器中的不同列。


7.根据权利要求6所述的存储器电路，其中所述写入使能信号在所述写入操作期间使能所述第一写入驱动器，并且将从所述输入信号传递的值写入特定的存储器单元，其中所述特定的存储器单元对应于所述第一组多个列。


8.一种存储器电路，包括：
存储器阵列，具有以多个行和多个列布置的多个存储器单元；
行选择器，被配置成识别与特定存储器单元相关联的选定行；
列选择器，被配置成识别与所述特定存储器单元相关联的选定列，其中所述列选择器包括：
多个多路复用器，每个多路复用器对应于所述多个列的子集；
使能信号，用于一次切换所述多个多路复用器中的一个多路复用器；以及
选择信号，用于从与由所述使能信号使能的所述多个多路复用器中的所述一个多路复用器相对应的所述多个列的子集中选择一列。

【专利技术属性】
技术研发人员：拉雷特·古普塔，尼古拉斯·克拉里努斯·约翰内斯·万温克尔霍夫，埃尔·麦迪·布雅马，郑波，法赫尔丁·阿里·博赫拉，西里尔·尼古拉·德雷，阿希什·巴德瓦杰，杜吉什·库玛·杜贝，
申请(专利权)人：ARM有限公司，
类型：发明
国别省市：英国;GB