一种MBIST电路系统技术方案

本发明专利技术公开一种MBIST电路系统，该MBIST电路系统支持外部访问芯片内部的条件下，根据MBIST状态寄存器组配置的测试控制信息和MBIST时钟源产生模块提供的时钟源，控制每一个SRAM扫描测试模块按照匹配的测试时钟信号、特定的顺序对不同块SRAM进行MBIST测试，本发明专利技术还通过寄存器配置结构复用的方式，同步完成多块SRAM的测试，简化MBIST的逻辑架构，提高测试效率和测试复用的有效性。

【技术实现步骤摘要】
一种MBIST电路系统
本专利技术涉及存储器内置自测(MemoryBuildInSelfTest)的
，涉及一种多功能的MBIST电路系统。
技术介绍
复杂的SOC设计，比如ASIC芯片等，典型情况下这些芯片包含大量的片上存储器，这些片上存储器可以是静态随机存储器(SRAM)、动态随机存储器(DRAM)、高速缓存、寄存器以及甚至是FLASH存储器，这些存储器都位于芯片的内部，不容易从外部存取以便于测试，现有技术即使是使用MBIST(MemoryBuildInSelfTest)测试(存储器的内建自测试)，测试人员也不易于从芯片外部进行测试，而且SRAM存储器使用MBIST检测功能错误的精细诊断逻辑架构比较复杂，不能在当前测试模式下匹配不同的时钟源，也难以同时扩展至多个存储器内使用，使得通用性较差。
技术实现思路
针对上述技术缺陷，本技术方案公开的一种MBIST电路系统，按照不同顺序、不同时钟源对芯片内部的多块SRAM进行内置自测(MemoryBuildInSelfTest)，然后这个MBIST电路系统可以将测试结果暂存在寄存器中、或通过总线读出、或通过内置自测单元输出到芯片引脚上以供测试基台监视。具体的技术方案如下：一种MBIST电路系统，该MBIST电路系统包括外部访问控制模块、MBIST状态寄存器组、MBIST时钟源产生模块、以及一个或一个以上SRAM扫描测试模块；其中，这个MBIST电路系统集成在一个芯片上；外部访问控制模块，配置为与所述芯片的引脚直接连接，用于接收所述芯片的外部输入的测试指令信号；外部访问控制模块还配置为与MBIST状态寄存器组连接，用于根据测试指令信号向MBIST状态寄存器组配置MBIST的测试模式信息；MBIST状态寄存器组，配置为与所有的SRAM扫描测试模块都连接，用于在外部访问控制模块配置的测试模式信息的控制下，选择向对应的SRAM扫描测试模块发送测试使能信号和复位信号；MBIST时钟源产生模块，配置为与MBIST状态寄存器组连接，用于根据MBIST状态寄存器组存储的测试时钟配置信息，选择输出匹配当前测试模式的测试时钟信号到对应的SRAM扫描测试模块，以实现驱动对应的SRAM扫描测试模块测试其内置的不同块SRAM；其中，每一个SRAM扫描测试模块都包括一块或一块以上的SRAM；MBIST状态寄存器组，还用于接收每一个SRAM扫描测试模块反馈的测试成功信号或测试失败信号，并传输给外部访问控制模块以反馈给所述MBIST电路系统的外部；SRAM扫描测试模块，用于根据MBIST状态寄存器组发送的测试使能信号和复位信号、MBIST时钟源产生模块选择输出的测试时钟信号，为内置的所有SRAM产生待测试地址，并按照不同的顺序选择向内置的SRAM的待测试地址传输测试激励数据，然后通过对比这些测试激励数据和基于待测试地址从内置的SRAM中读取的测试响应数据，获得测试结果以识别出SRAM的故障情况，然后输出所述测试成功信号或所述测试失败信号。与现有技术相比，本技术方案支持外部访问芯片内部的条件下，根据MBIST状态寄存器组配置的测试控制信息和MBIST时钟源产生模块提供的时钟源，控制每一个SRAM扫描测试模块按照匹配的测试时钟信号、特定的顺序对不同块SRAM进行MBIST测试，本技术方案还通过寄存器配置结构复用的方式，同步完成多块SRAM的测试，简化MBIST的逻辑架构，提高测试效率和测试复用的有效性。进一步地，所述外部访问控制模块包括外部测试激励访问单元和总线选择器；外部测试激励访问单元的数据输入端与所述芯片的引脚连接，用于接收所述芯片的外部的测试基台提供的测试指令信号，其中，测试指令信号包括测试使能信号、复位信号和测试时钟信号；总线选择器包括两个输入端和一个输出端，总线选择器的输出端与MBIST状态寄存器组的数据输入端连接，总线选择器的一个输入端与外部测试激励访问单元的输出端连接，总线选择器的另一个输入端与所述MBIST电路系统外部的系统总线连接，总线选择器用于根据预先配置的工作模式，选择输入所述芯片的外部的测试基台所提供的测试指令信号或输入所述系统总线提供的测试指令信号，再将选择到的测试指令信号输出给MBIST状态寄存器组；其中，测试指令信号是支持用户自定义的测试数据控制信号；外部测试激励访问单元，还用于接收MBIST状态寄存器组输出的所述测试成功信号或所述测试失败信号；所述系统总线还用于接收MBIST状态寄存器组反馈回的所述测试成功信号或所述测试失败信号；其中，工作模式包括正常读写功能模式和测试模式。该技术方案支持选择所述芯片的外部的测试基台、或CPU的系统总线对MBIST状态寄存器组的测试控制指令进行自定义配置，在工厂对IC良品测试时，便于在芯片的外部给激励来直接作用到芯片引脚上。也便于向芯片外部反馈芯片内部的SRAM测试结果，从而提高测试的集成度和监测效果。进一步地，所述MBIST状态寄存器组包括锁相环寄存器、使能时钟寄存器、测试使能寄存器、复位寄存器、失败信号寄存器和成功信号寄存器；总线选择器的输出端分别连接到锁相环寄存器的数据输入端、使能时钟寄存器的数据输入端、测试使能寄存器的数据输入端和复位寄存器的数据输入端，使得所述外部测试激励访问单元或所述系统总线将相应的测试指令信号以串行移位的方式分别输入锁相环寄存器、使能时钟寄存器、测试使能寄存器和复位寄存器以完成对应寄存器的配置；其中，这些测试指令信号都是32位的二进制数据；失败信号寄存器和成功信号寄存器用于记录反馈每一个SRAM扫描测试模块在当前测试模式下的测试结果。本技术方案为外部配置的测试控制指令提供缓存空间，也为SRAM扫描测试模块的测试结果提供缓存空间，在进行不同类型SRAM存储器测试时，只要进行测试算法的改动，而不必对SRAM扫描测试模块和所述外部访问控制模块的接口功能进行改动。进一步地，所述MBIST时钟源产生模块包括高频振荡器和时钟选择器；时钟选择器存在一个输出端、一个选择端、三个或三个以上输入端；时钟选择器的一个输入端与高频振荡器的输出端连接，用于在高频振荡器接收锁相环寄存器输出的时钟信号后，振荡产生一个频率可控的时钟信号，以输出给时钟选择器；其中，这个频率可控的时钟信号用于保证所述SRAM扫描测试模块的测试速度与其内部的SRAM的读写速度以同样的速度运行；时钟选择器的另一个输入端与所述芯片的外部的测试基台的时钟端连接，用于接收这个测试基台所产生的时钟信号；时钟选择器的又一个输入端与所述芯片的内部的时钟管理模块的时钟端连接，用于接收时钟管理模块产生的基于所述正常模式的功能时钟；时钟选择器的其他输入端用于输入其他不同频率的时钟信号或不输入信号，以满足不同的测试需求；时钟选择器的选择端与所述使能时钟寄存器的输出端连接，时钟选择器的输出端与所有的SRAM扫描测试模块的时钟端都连接，用于在所述使能时钟寄存器输出的时钟选择信号的控制下，选择时钟选择器的对应输入端存在的一路时钟信号输出给所述SRAM扫描测试模块，以驱动对应的SRAM扫描测试模块使用匹配的测试时钟源测试其内置的不同块SRAM。与现有本文档来自技高网...

【技术保护点】
1.一种MBIST电路系统，其特征在于，该MBIST电路系统包括外部访问控制模块、MBIST状态寄存器组、MBIST时钟源产生模块、以及一个或一个以上SRAM扫描测试模块；其中，这个MBIST电路系统集成在一个芯片上；/n外部访问控制模块，配置为与所述芯片的引脚直接连接，用于接收所述芯片的外部输入的测试指令信号；外部访问控制模块还配置为与MBIST状态寄存器组连接，用于根据测试指令信号向MBIST状态寄存器组配置MBIST的测试模式信息；/nMBIST状态寄存器组，配置为与所有的SRAM扫描测试模块都连接，用于在外部访问控制模块配置的测试模式信息的控制下，选择向对应的SRAM扫描测试模块发送测试使能信号和复位信号；/nMBIST时钟源产生模块，配置为与MBIST状态寄存器组连接，用于根据MBIST状态寄存器组存储的测试时钟配置信息，选择输出匹配当前测试模式的测试时钟信号到对应的SRAM扫描测试模块，以实现驱动对应的SRAM扫描测试模块测试其内置的不同块SRAM；其中，每一个SRAM扫描测试模块都包括一块或一块以上的SRAM；/nMBIST状态寄存器组，还用于接收每一个SRAM扫描测试模块反馈的测试成功信号或测试失败信号，并传输给外部访问控制模块以反馈给所述MBIST电路系统的外部；/nSRAM扫描测试模块，用于根据MBIST状态寄存器组发送的测试使能信号和复位信号、MBIST时钟源产生模块选择输出的测试时钟信号、内置的所有SRAM的待测试地址，按照不同的顺序选择向内置的SRAM的待测试地址传输测试激励数据，然后通过对比这些测试激励数据和基于待测试地址从内置的SRAM中读取的测试响应数据，获得测试结果以识别出SRAM的故障情况，然后输出所述测试成功信号或所述测试失败信号。/n...

【技术特征摘要】
1.一种MBIST电路系统，其特征在于，该MBIST电路系统包括外部访问控制模块、MBIST状态寄存器组、MBIST时钟源产生模块、以及一个或一个以上SRAM扫描测试模块；其中，这个MBIST电路系统集成在一个芯片上；
外部访问控制模块，配置为与所述芯片的引脚直接连接，用于接收所述芯片的外部输入的测试指令信号；外部访问控制模块还配置为与MBIST状态寄存器组连接，用于根据测试指令信号向MBIST状态寄存器组配置MBIST的测试模式信息；
MBIST状态寄存器组，配置为与所有的SRAM扫描测试模块都连接，用于在外部访问控制模块配置的测试模式信息的控制下，选择向对应的SRAM扫描测试模块发送测试使能信号和复位信号；
MBIST时钟源产生模块，配置为与MBIST状态寄存器组连接，用于根据MBIST状态寄存器组存储的测试时钟配置信息，选择输出匹配当前测试模式的测试时钟信号到对应的SRAM扫描测试模块，以实现驱动对应的SRAM扫描测试模块测试其内置的不同块SRAM；其中，每一个SRAM扫描测试模块都包括一块或一块以上的SRAM；
MBIST状态寄存器组，还用于接收每一个SRAM扫描测试模块反馈的测试成功信号或测试失败信号，并传输给外部访问控制模块以反馈给所述MBIST电路系统的外部；
SRAM扫描测试模块，用于根据MBIST状态寄存器组发送的测试使能信号和复位信号、MBIST时钟源产生模块选择输出的测试时钟信号、内置的所有SRAM的待测试地址，按照不同的顺序选择向内置的SRAM的待测试地址传输测试激励数据，然后通过对比这些测试激励数据和基于待测试地址从内置的SRAM中读取的测试响应数据，获得测试结果以识别出SRAM的故障情况，然后输出所述测试成功信号或所述测试失败信号。


2.根据权利要求1所述MBIST电路系统，其特征在于，所述外部访问控制模块包括外部测试激励访问单元和总线选择器；
外部测试激励访问单元的数据输入端与所述芯片的引脚连接，用于接收所述芯片的外部的测试基台提供的测试指令信号，其中，测试指令信号包括测试使能信号、复位信号和测试时钟信号；
总线选择器包括两个输入端、一个输出端和一个选择端，总线选择器的输出端与MBIST状态寄存器组的数据输入端连接，总线选择器的一个选择端与所述MBIST电路系统的外部的测试通路配置器连接，总线选择器的一个输入端与外部测试激励访问单元的输出端连接，总线选择器的另一个输入端与所述MBIST电路系统外部的系统总线连接，总线选择器还用于根据测试通路配置器的选通信息，选择输入所述芯片的外部的测试基台所提供的测试指令信号或输入所述系统总线提供的测试指令信号，再将选择到的测试指令信号输出给MBIST状态寄存器组；
外部测试激励访问单元，还用于接收MBIST状态寄存器组输出的所述测试成功信号或所述测试失败信号；所述系统总线还用于接收MBIST状态寄存器组反馈回的所述测试成功信号或所述测试失败信号；
其中，工作模式包括正常读写功能模式和测试模式。


3.根据权利要求2所述MBIST电路系统，其特征在于，所述MBIST状态寄存器组包括锁相环寄存器、使能时钟寄存器、测试使能寄存器、复位寄存器、失败信号寄存器和成功信号寄存器；
总线选择器的输出端分别连接到锁相环寄存器的数据输入端、使能时钟寄存器的数据输入端、测试使能寄存器的数据输入端和复位寄存器的数据输入端，使得所述外部测试激励访问单元或所述系统总线将相应的测试指令信号以串行移位的方式分别输入锁相环寄存器、使能时钟寄存器、测试使能寄存器和复位寄存器以完成对应寄存器的配置；其中，这些测试指令信号都是32位的二进制数据；
失败信号寄存器和成功信号寄存器用于记录反馈每一个SRAM扫描测试模块在当前测试模式下的测试结果。


4.根据权利要求3所述MBIST电路系统，其特征在于...

【专利技术属性】
技术研发人员：李璋辉，何再生，
申请(专利权)人：珠海市一微半导体有限公司，
类型：发明
国别省市：广东;44