一种芯片和电子设备制造技术

本申请实施例提供了一种芯片和电子设备，涉及芯片设计技术领域，芯片包括BMU、BIST电路、NOC电路和DRAM控制器，每个DRAM控制器外接一个DRAM；BIST电路用于对DRAM进行读写测试，以确定故障DRAM资源，将故障DRAM资源对应的故障标识记录在BMU的寄存器中；BMU用于基于故障标识确定故障DRAM资源，从除故障DRAM资源之外的DRAM资源中为访问者分配物理地址；NOC电路用于对除故障DRAM资源之外的其他DRAM资源进行物理地址与逻辑地址之间的映射。如此，某些DRAM出现异常时，其他模块仍然可以访问读写测试正常的DRAM，无需更换整个PCB板，节约了成本。本。本。

【技术实现步骤摘要】
一种芯片和电子设备


[0001]本申请涉及芯片设计
，特别是涉及一种芯片和电子设备。

技术介绍

[0002]为满足芯片的数据存储需求，且受限于芯片的成本、功耗等需求，通常芯片需要外接高带宽高容量的动态随机存取存储器(Dynamic Random Access Memory，DRAM)。目前，每个芯片可以外接多个DRAM，芯片将数据存储在外接的多个DRAM中。
[0003]通常一个芯片以及该芯片外接的多个DRAM被焊接在一个印制电路板(Printed Circuit Board，PCB)上，当该PCB板上的DRAM出现故障时，需要替换整个PCB板，导致成本比较高。

技术实现思路

[0004]本申请实施例的目的在于提供一种芯片和电子设备，用以解决当PCB板上的DRAM出现故障时，需要替换整个PCB板，导致成本比较高问题。具体技术方案如下：
[0005]第一方面，本申请实施例提供一种芯片，所述芯片包括存储管理电路BMU、内部自测BIST电路、片上网络NOC电路和动态随机存取存储器DRAM控制器，所述BMU和所述DRAM控制器均与所述NOC电路连接，每个DRAM控制器外接一个DRAM；
[0006]所述BIST电路，用于对所述DRAM进行读写测试，以确定故障DRAM资源，并将所述故障DRAM资源对应的故障标识记录在所述BMU的寄存器中；
[0007]所述BMU，用于基于所述故障标识确定故障DRAM资源，在接收到访问者发送的物理地址分配请求时，从除所述故障DRAM资源之外的DRAM资源中为所述访问者分配物理地址；
[0008]所述NOC电路，用于对除所述故障DRAM资源之外的其他DRAM资源进行物理地址与逻辑地址之间的映射。
[0009]在一种可能的实现方式中，所述芯片中还包括控制CPU；
[0010]所述控制CPU，用于在所述芯片上电后，触发所述BIST电路对所述DRAM进行读写测试；或者，
[0011]所述控制CPU，用于在接收到异常中断信号后，触发所述BIST电路对所述DRAM进行读写测试，若确定出故障DRAM资源，则对所述芯片进行软复位，所述异常中断信号用于指示DRAM访问异常。
[0012]在一种可能的实现方式中，所述控制CPU，还用于从所述BMU的寄存器中读取故障标识，将所述故障标识记录在所述NOC电路的寄存器中；
[0013]所述NOC电路，还用于从自身的寄存器中读取所述故障标识，基于所述故障标识确定所述故障DRAM资源。
[0014]在一种可能的实现方式中，所述芯片与主机CPU相连；
[0015]所述BIST电路，具体用于在所述主机CPU的控制下，对所述DRAM进行读写测试。
[0016]在一种可能的实现方式中，所述BIST电路位于所述BMU中；
[0017]所述BIST电路，具体用于依次对每个DRAM进行读写测试。
[0018]在一种可能的实现方式中，每个DRAM控制器中包括一个BIST电路；
[0019]每个DRAM控制器中的BIST电路，具体用于对该DRAM控制器连接的DRAM进行读写测试。
[0020]在一种可能的实现方式中，所述DRAM为双倍数据率同步动态随机存取存储器DDR颗粒；
[0021]所述BIST电路，具体用于依次对每个DDR颗粒进行读写测试，若确定存在故障的DDR颗粒，则将所述故障DDR颗粒作为故障DRAM资源。
[0022]在一种可能的实现方式中，所述DRAM为为高带宽存储器HBM，每个HBM具有多个访问通道，每个访问通道支持访问所述HBM中的部分存储资源；
[0023]所述BIST电路，具体用于依次对每个HBM的每个访问通道对应的存储资源进行读写测试，若存在故障的访问通道，则将故障的访问通道对应的存储资源作为所述故障DRAM资源。
[0024]第二方面，本申请实施例提供一种电子设备，包括第一方面所述的芯片以及与所述芯片连接的多个DRAM。
[0025]在一种可能的实现方式中，所述电子设备还包括主机CPU，所述主机CPU与所述芯片连接。
[0026]采用本申请实施例提供的芯片，芯片中包括BIST电路、BMU、NOC电路和DRAM控制器，BIST电路用于对与芯片相连的DRAM进行读写测试，并确定故障DRAM资源，并将故障DRAM资源对应的故障标识记录在BMU的寄存器中。进而BMU在接收到访问者发送的物理地址分配请求时，从除故障DRAM资源之外的DRAM资源中为访问者分配物理地址，即BMU可以将故障DRAM资源隔离。并且NOC电路在进行物理地址和逻辑地址的映射时，将上述故障DRAM资源排除，对除故障DRAM资源之外的其他DRAM资源进行物理地址和逻辑地址的映射，即NOC电路也可以将故障DRAM资源隔离。可见，在存在故障DRAM资源的情况下，通过对故障DRAN资源进行隔离，使得其他DRAM资源可以被正常使用，无需更换整个PCB板，节约了成本。
[0027]当然，实施本专利技术的任一产品或方法并不一定需要同时达到以上所述的所有优点。
附图说明
[0028]为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，还可以根据这些附图获得其他的实施例。
[0029]图1为本申请实施例提供的第一种芯片的示例性示意图；
[0030]图2为本申请实施例提供的一种芯片的结构示意图；
[0031]图3为本申请实施例提供的一种NOC电路结构的示例性示意图；
[0032]图4为本申请实施例提供的另一种芯片的结构示意图；
[0033]图5为本申请实施例提供的又一种芯片的结构示意图；
[0034]图6为本申请实施例提供的一种BIST电路结构的示例性示意图；
[0035]图7为本申请实施例提供的一种逻辑地址和物理地址映射关系的示例性示意图；
[0036]图8为本申请实施例提供的另一种逻辑地址和物理地址映射关系的示例性示意图；
[0037]图9为本申请实施例提供的一种BMU资源管理方法的示例性示意图。
具体实施方式
[0038]下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员基于本申请所获得的所有其他实施例，都属于本专利技术保护的范围。
[0039]目前，为了满足芯片的存储需求，需要为芯片外挂多个DRAM，如图1所示，图1示例性示出了芯片外挂3个DRAM，在实际实现中，芯片外挂DRAM的数量不限于此。
[0040]其中，芯片内部可以包括DRAM控制器，DRAM控制器与DRAM相连，DRAM控制器具有错误检查和纠正(Error Correcting Code，ECC本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种芯片，其特征在于，所述芯片包括存储管理电路BMU、内部自测BIST电路、片上网络NOC电路和动态随机存取存储器DRAM控制器，所述BMU和所述DRAM控制器均与所述NOC电路连接，每个DRAM控制器外接一个DRAM；所述BIST电路，用于对所述DRAM进行读写测试，以确定故障DRAM资源，并将所述故障DRAM资源对应的故障标识记录在所述BMU的寄存器中；所述BMU，用于基于所述故障标识确定故障DRAM资源，在接收到访问者发送的物理地址分配请求时，从除所述故障DRAM资源之外的DRAM资源中为所述访问者分配物理地址；所述NOC电路，用于对除所述故障DRAM资源之外的其他DRAM资源进行物理地址与逻辑地址之间的映射。2.根据权利要求1所述的芯片，其特征在于，所述芯片中还包括控制CPU；所述控制CPU，用于在所述芯片上电后，触发所述BIST电路对所述DRAM进行读写测试；或者，所述控制CPU，用于在接收到异常中断信号后，触发所述BIST电路对所述DRAM进行读写测试，若确定出故障DRAM资源，则对所述芯片进行软复位，所述异常中断信号用于指示DRAM访问异常。3.根据权利要求2所述的芯片，其特征在于，所述控制CPU，还用于从所述BMU的寄存器中读取故障标识，将所述故障标识记录在所述NOC电路的寄存器中；所述NOC电路，还用于从自身的寄存器中读取所述故障标识，基于所述故障标识确定所述故障DRAM资源。4.根据权利要求1所述的芯片，其特征在于，所述芯片与主...

【专利技术属性】
技术研发人员：王耀强，曾敏，苏振，
申请(专利权)人：新华三半导体技术有限公司，
类型：发明
国别省市：