具有多个移位寄存器功能性的单个存储器制造技术

本发明专利技术涉及包括具有可以通过相应地址范围（ＡＳ１至ＡＳｚ）寻址的至少两个预定寄存器存储区的存储器（ＥＭ）以及至少一个用于提供对所述存储器（ＥＭ）访问的访问端口（Ｐ１至ＰＺ）。此外，提供访问控制装置（Ａ），用于寻址所述存储器（ＥＭ），以便使所述寄存器存储区用作移位寄存器，并且将所述至少一个访问端口（Ｐ１至ＰＺ）的移位寄存器访问映射到所述存储器（ＥＭ）的整个地址空间的预定地址。这样，可以在单个可寻址的存储器件中组合多个ＦＩＦＯ存储器。该实施在功耗和面积方面是有利的。此外，通过引入缓冲存储器，可以由相同容量的单端口存储器件来代替多端口存储器件。这一先进的实施还提供减少的周期和访问时间。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及具有移位寄存器功能性(functionality)的存储器，例如FIFO(先入先出)存储器，其可以用于将一个或者多个数据源耦合到多个数据处理装置。在现代存储系统中，密度和传输速率(transfer rates)稳定增加。其结果之一是增加了幅度和相位失真，妨碍读出的信号。为了在这些情况下维持可以接受的误码率，需要先进的信号处理技术。局部响应最大似然(PRML)接收器证实对于从(磁)光盘系统和硬盘驱动器到人造卫星和移动通讯系统的各种应用来说都极其有效。现在基于PRML的检测用于几乎所有高端存储系统。基于PRML的接收器的使用允许显著增加系统容量和/或裕度，或者等效地，降低成本，同时保持容量和/或裕度不变。尤其，将基于PRML的检测引入先进的光盘系统例如DVD+RW(可读和可写数字通用光盘)和DVR(蓝色射线盘)表现出降低了系统对噪声的灵敏度、散焦和盘倾斜。基于PRML的检测允许放松对机械和光盘系统元件的要求，结果，实现了更高的系统强度和更低的制造成本。一般认为所谓的Viterbi算法是PRML检测器的最有效的实施。然而，由于其包含依赖于数据的反馈环路，因此Viterbi算法的速度受到固有地限制。每个时钟周期都必须执行加-比较-选择(ACS)操作，并且在获得ACS操作的结果之前，不能开始下一周期。除增加原时钟频率之外，已经提出可选择的方案以提高Viterbi检测器的吞吐量。该可选方案是基于将进入的数据流分为几个子流并且对其进行并行处理的思想。然而，为了从数字存储或者发射系统例如光盘、尤其硬盘或者磁带中高速读取数据而并行实施Viterbi解码器需要使用昂贵的和耗能的高时钟频率数字硬件。这种高时钟频率数字硬件例如是由于在FIFO存储块中缓冲不同并行数据流的需求而产生的。如果FIFO的采样率之和高于系统时钟，那么在一个嵌入式块中组合不同FIFO的努力会导致对多端口存储器的需求。这是在许多信号或者图像处理系统、存储系统以及通讯系统中的情况。根据面积和功耗以及硅实施方案，一个统一的容量为Z×B的存储块通常比Z个容量为B的存储块便宜，从而应优选使用一个容量比许多小存储器还大的存储器。此外，相同容量的单端口存储器比它们的多端口对应物更便宜。结果，优选使用单端口存储器，以取代多端口存储器。因此，本专利技术的目的是提供一种存储器结构，其能够通过一个统一的嵌入式存储块代替几个小FIFO存储块。通过如权利要求1所述的存储器件实现该目的。因此，所提出的其中将对预定寄存器存储块的移位寄存器访问映射到存储器的整个地址空间中的后续地址的结构允许在一个嵌入式存储器中组合多个FIFO或者其它种类的移位寄存器存储器，例如RAM(随机存取存储器)。该实施在功耗和面积方面是最有利的。此外，该有利的实施允许由相同容量的单端口RAM代替多端口RAM。这种实施不仅在面积和功率方面更加有利，而且具有缩短的周期和访问时间。访问控制装置可以包括至少一个地址计数器或者产生所需地址序列的任何种类的有限状态机。由此，可以提供用于地址产生的简单实施。此外，预定寄存器存储区的地址范围可以包括预定大小的重叠区。这提供了嵌入式存储器的容量小于所有替代的FIFO块的存储位置总数的优点。这些重叠区域可以有利地用作Viterbi检测器的训练(training)区，其中进入的数据流以子流重叠的方式在几个检测器之间分开。在这种情况下，一个检测器在其子流末端具有重叠区域，另一个检测器在其子流的开始具有相同的区域。由于可以通过前者提供位判决，因此后一个检测器可以使用重叠区域用于训练目的。所提出的方案在数据流中不需要特殊的标记，并且可以用于数据流已经标准化并且不可能在其内包含标记的应用中。至少一个访问端口可以提供对多个数据源的访问用于将数据写入相应的寄存器存储块，并且提供对多个数据处理设备的访问用于从寄存器存储块读取数据。具体地讲，可以将访问控制装置设置成为数据源和数据处理设备提供交替访问。可以控制数据源的访问，以在整个地址空间内循环，并且可以控制数据处理设备的访问，以在相应寄存器存储区的地址范围内循环。该循环的读和写操作有助于读出访问所需要的地址转换。作为有利的修改，缓冲存储器可以连接到至少一个访问端口和存储器，其中选择缓冲存储器和存储器的线宽，使其大于或者等于至少一个访问端口的数据宽度乘以每个周期的读访问和写访问的总和。由此，可以提供单端口结构，其中用具有较少的存储线和相应地每线更多位的存储块代替嵌入式存储器。数据源或者多个数据源提供通过缓冲存储器给掩埋存储器提供写数据。以这种方式，可以在每个写周期将整个线写到嵌入式存储器，从而减小访问频率。由此可以由相同容量的单端口RAM器件代替多端口RAM器件，同时提供缩短的周期和访问时间。此外，现在至少一个访问端口的写端口的数量可以与读端口的数量不同。因此，由存储器件接收的数据符号的数量可以与在每个循环中产生的数据符号的数量不同。这提供了连接到嵌入式FIFO存储器的处理设备的数量可以改变并且不必等于输入数据流数量的优点。访问控制装置可以包括地址转换装置，该地址转换装置用于以适合线宽的方式调整与读访问相关的地址。具体地讲，该访问控制装置可以适合于将写访问转移到缓冲存储器，直到它变满，并且适合于当缓冲存储器满时写一条存储线。另一方面，访问控制装置可以适合于以一直读取线宽块的方式调整读访问。地址转换装置可以包括查询表或者产生所需输出序列的有限状态机。本专利技术的有利修改在从属权利要求中限定。现在参考附图基于优选实施例说明本专利技术，其中附图说明图1示出表示从单独的FIFO存储器转换为根据具有嵌入式FIFO块的第一优选实施例的存储器件的示意功能方框图；图2示出表示从嵌入式多端口存储器结构转换为根据具有缓冲器访问的第二优选实施例的单端口存储器件的功能方框图；图3示出在第一和第二优选实施例中使用的地址产生功能性的示意方框图；图4示出在第二优选实施例中使用的地址转换功能性的示意方框图；图5示出表示根据第一实施例的存储器访问方案的表；以及图6示出根据第二实施例的存储器访问方案。现在根据存储器结构说明优选实施例，其中在一个统一的嵌入式存储块EM中实施数量为Z的FIFO存储块。图1示出示意功能方框图，在其左侧部分表示具有专用的输入端和输出端的常规分立FIFO存储块FIFO1至FIFOZ。该常规结构可以转换为在图1的右侧部分示出的根据本专利技术第一优选实施例的存储器结构。根据第一优选实施例，由一个统一的嵌入式存储块EM代替小的FIFO块FIFO1至FIFOZ。这样，如果Z个FIFO块每个都具有存储容量B，则它们可以组合为具有容量Z×B的嵌入式存储块EM，其中可以将FIFO访问映射为在嵌入式存储块EM的整个地址空间中的后续地址。这里应注意，FIFO块的容量不必相同。每个FIFO块可以具有独自的具体容量，这必须在单独寻址方案的实施中考虑。可以通过向嵌入式存储块EM提供相应的控制信号和地址的访问控制单元A来控制读和/或写访问。此外，可以通过相应访问端口P1至PZ提供将写入到嵌入式存储块EM或者将从嵌入式存储块EM读出的数据单元。每个FIFO块都指定或者分配具有相应地址范围AS1至Asz的预定FIFO存储区。访问控制单元A的地址产生功能性可以基于顺序或循环本文档来自技高网...

【技术保护点】
一种存储器件，包括：ａ、存储器（ＥＭ），具有至少两个可以通过各自地址范围（ＡＳ１至ＡＳｚ）寻址的预定寄存器存储区；ｂ、至少一个访问端口（Ｐ１至ＰＺ），用于提供对所述存储器（ＥＭ）的访问；以及ｃ、访问控制装置（Ａ），用 于寻址所述存储器（ＥＭ）以便将所述寄存器存储区用作移位寄存器并且将所述至少一个访问端口（Ｐ１至ＰＺ）的移位寄存器访问映射到所述存储器（ＥＭ）的整个地址空间中的预定地址。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：谢尔盖萨维兹基，科内利斯H范贝尔克，
申请(专利权)人：NXP股份有限公司，
类型：发明
国别省市：NL[荷兰]