数据处理的单元、系统和方法技术方案

一种数据处理系统。在第一高速缓冲存储器中，将与存储位置和地址标记关联的一致性状态字段设置为第一一致性状态。响应于窥探指定与地址标记匹配的目标地址的独占访问请求，第一高速缓冲存储器至少部分地根据第一一致性状态将第一部分响应提供给独占访问请求。响应于窥探独占访问请求，存储器控制器判定其是否负责目标地址，并至少部分地根据判定结果将第二部分响应提供给独占访问请求。至少累加第一和第二部分响应以获得独占访问请求的组合响应。组合响应包括目标地址的一致性最高点与主系统存储器的存储器控制器是否位于同一一致性域中的指示。第一高速缓冲存储器将一致性状态字段从第一一致性状态更新为第二一致性状态以响应组合响应中的指示。

【技术实现步骤摘要】

本专利技术一般地涉及数据处理，具体地说，涉及高速缓存一致数据处理系统中的数据处理。
技术介绍
传统的对称多处理器(SMP)计算机系统(如服务器计算机系统)包括多个全部连接到系统互连的处理单元，所述系统互连通常包括一个或多个地址、数据和控制总线。连接到所述系统互连的是系统存储器，其代表所述多处理器计算机系统中的易失性存储器的最低级别并且通常可由所有处理单元进行读和写访问。为了减少对驻留在系统存储器中的指令和数据的访问等待时间，每个处理单元通常都由各自的多级别高速缓存层次结构来进一步支持，所述层次结构的较低级别可由一个或多个处理器核心所共享。由于多个处理器核心可以请求对数据的同一高速缓存线的写访问并且由于修改后的高速缓存线不会立即与系统存储器同步，所以多处理器计算机系统的高速缓存层次结构通常实现高速缓存一致性(coherency)协议以确保系统存储器内容的各种处理器核心的“视图”之间的一致性的至少最低级别。具体地说，高速缓存一致性至少要求在处理单元访问存储器块的副本并随后访问所述存储器块的更新后的副本之后，所述处理单元不能再次访问所述存储器块的旧副本。高速缓存一致性协议通常定义一组与每个高速缓存层次结构的高速缓存线关联存储的高速缓存状态，以及一组用于在高速缓存层次结构之间传送高速缓存状态信息的一致性消息。在一个典型实现中，高速缓存状态信息采取公知的MESI(修改、独占、共享和无效)协议或其变型的形式，并且一致性消息指示存储器访问请求的请求方和/或接收方的高速缓存层次结构中的协议定义的一致性状态转换。在某些高速缓存一致性协议中，不精确地形成和/或更新一个或多个一致性状态以响应后续的操作。因此，这些一致性状态可能没有准确地反映关联存储器块的系统范围内的一致性状态。本专利技术认识到不精确或不准确的一致性状态的存在(即使没有导致一致性错误)可能导致执行系统操作，如果不精确的一致性状态被减少或消除，将无需执行所述系统操作。
技术实现思路
鉴于以上所述，本专利技术提供了一种改进的高速缓存一致数据处理系统、高速缓存系统和在高速缓存一致数据处理系统中进行数据处理的方法。在一个实施例中，高速缓存一致数据处理系统至少包括第一和第二一致性域。所述第一一致性域包括用于系统存储器的系统存储器控制器和具有第一高速缓冲存储器的第一处理单元。所述第二一致性域包括具有第二高速缓冲存储器的第二处理单元。在所述第一高速缓冲存储器中，将与存储位置和地址标记关联的一致性状态字段设置为第一一致性状态。响应于窥探指定与所述地址标记匹配的目标地址的独占访问请求，所述第一高速缓冲存储器至少部分地根据所述第一一致性状态来将第一部分响应提供给所述独占访问请求。响应于窥探所述独占访问请求，所述存储器控制器判定其是否负责所述目标地址，并且至少部分地根据所述判定的结果来将第二部分响应提供给所述独占访问请求。至少累加所述第一和第二部分响应以获得所述独占访问请求的组合响应。所述组合响应包括所述目标地址的一致性最高点与主系统存储器的存储器控制器是否位于同一一致性域中的指示。所述第一高速缓冲存储器将所述一致性状态字段从所述第一一致性状态更新为第二一致性状态以响应所述组合响应中的所述指示。本专利技术的所有目标、特征和优点将在以下详细的书面描述中变得显而易见。附图说明在所附权利要求书中说明了被认为是本专利技术特性的新颖特征。但是，当结合附图阅读时，通过参考以下对示例性实施例的详细说明，可以最佳地理解本专利技术及其优选使用方式，这些附图是图1是根据本专利技术的示例性数据处理系统的高级方块图；图2是根据本专利技术的处理单元的更详细的方块图；图3是图2中示出的L2高速缓存阵列和目录的更详细的方块图；图4是图1的数据处理系统的系统互连上的示例性事务的时空图；图5示出了根据本专利技术的优选实施例的域指示符；图6是根据本专利技术的高速缓冲存储器通过其为数据处理系统中的处理器核心接收的操作服务的示例性方法的高级逻辑流程图；以及图7A-7C共同形成了根据本专利技术的高速缓存通过其处理窥探的存储修改操作的示例性方法的高级逻辑流程图；图8是根据本专利技术的存储器控制器通过其处理窥探的存储修改操作的示例性方法的高级逻辑流程图；图9是根据本专利技术的一个实施例的通过其分级累加部分响应的示例性处理的高级逻辑流程图；以及图10是根据本专利技术的一个实施例的通过其生成存储修改操作的组合响应的示例性处理的高级逻辑流程图。具体实施例方式I.示例性数据处理系统现在参考附图，具体地说，参考图1，其中示出了根据本专利技术的高速缓存一致对称多处理器(SMP)数据处理系统的一个示例性实施例的高级方块图。如图所示，数据处理系统100包括用于处理数据和指令的多个处理节点102a、102b。处理节点102a、102b与系统互连110相连以便传送地址、数据和控制信息。系统互连110可以被实现为例如总线互连、交换互连或混合互连。在示出的实施例中，每个处理节点102都被实现为包含四个处理单元104a-104d的多芯片模块(MCM)，每个处理单元优选地被实现为相应的集成电路。每个处理节点102内的处理单元104a-104d都通过本地互连114连接以便进行通信，类似于系统互连110，可以使用一个或多个总线和/或交换机来实现本地互连114。连接到每个本地互连114的设备不仅包括处理单元104，还包括一个或多个系统存储器108a-108d。驻留在系统存储器108中的数据和指令通常可以由数据处理系统100的任何处理节点102中的任何处理单元104中的处理器核心来访问并修改。在本专利技术的备选实施例中，一个或多个系统存储器108可以被连接到系统互连110，而不是本地互连114。本领域的技术人员将理解，SMP数据处理系统100可以包括许多额外的未示出的组件，例如互连桥、非易失性存储装置、用于连接到网络或附加设备的端口等。由于此类额外组件并不是理解本专利技术所必需的，因此它们并未在图1中示出或在此进一步被讨论。但是，还应当理解，本专利技术提供的增强可应用于各种体系结构的高速缓存一致数据处理系统并且绝非限于图1中示出的通用数据处理系统体系结构。现在参考图2，其中示出了根据本专利技术的示例性处理单元104的更详细的方块图。在所示实施例中，每个处理单元104包括两个用于独立地处理指令和数据的处理器核心200a、200b。每个处理器核心200至少包括用于取回和排序指令以便执行的指令定序单元(ISU)208和一个或多个用于执行指令的执行单元224。如以下进一步讨论的，执行单元224优选地包括用于执行引用存储器块或导致生成引用存储器块的操作的存储器访问指令的加载存储单元(LSU)228。每个处理器核心200的操作都由在其最低级别具有共享系统存储器108a-108d并且在其较高级别具有一个或多个级别的高速缓冲存储器的多级别易失性存储器层次结构来支持。在所示实施例中，每个处理单元104都包括集成存储器控制器(IMC)206，集成存储器控制器206控制对其处理节点102内的系统存储器108a-108d中的相应系统存储器的读写访问，以响应从处理器核心200a-200b接收的请求和由窥探器(S)222在本地互连114上窥探的操作。IMC 206包括基地址寄存器(BAR)逻辑240，逻辑240包括定义IMC 206所负责的地址的范本文档来自技高网...

【技术保护点】
一种在至少包括第一和第二一致性域的高速缓存一致数据处理系统中进行数据处理的方法，其中所述第一一致性域包括用于系统存储器的系统存储器控制器和具有第一高速缓冲存储器的第一处理单元，并且其中所述第二一致性域包括具有第二高速缓冲存储器的第二处理单元，所述方法包括：在所述第一高速缓冲存储器中，将与存储位置和地址标记关联的一致性状态字段设置为第一一致性状态；响应于窥探指定与所述地址标记匹配的目标地址的独占访问请求，所述第一高速缓冲存储器至少部分地根据所述第一一致性状态来将 第一部分响应提供给所述独占访问请求；响应于窥探所述独占访问请求，所述存储器控制器判定其是否负责所述目标地址，并且至少部分地根据所述判定的结果来将第二部分响应提供给所述独占访问请求；至少累加所述第一和第二部分响应以获得所述独占 访问请求的组合响应，所述组合响应包括所述目标地址的一致性最高点与主系统存储器的存储器控制器是否位于同一一致性域中的指示；以及所述第一高速缓冲存储器将所述一致性状态字段从所述第一一致性状态更新为第二一致性状态以响应所述组合响应中的所述 指示。...

【技术特征摘要】
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【专利技术属性】
技术研发人员：GL居特里，DE威廉斯，JS小菲尔茨，WJ斯塔克，LJ克拉克，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：US[美国]