电路基板上时钟脉冲发生器的时钟脉冲信号布线结构制造技术

一种电路基板上时钟脉冲发生器的电路布线结构，是在该电路基板上配置有一时钟脉冲发生器，该时钟脉冲发生器包括至少一时钟脉冲输出信号线，其特征在于所述的电路布线结构包括有： 一组件层，形成在所述的电路基板的顶层，所述的时钟脉冲发生器即配置在该组件层上，且在该时钟脉冲发生器配置位置的外围定义出一电磁干扰抑制外围区域； 至少一第一参考电位层，形成在所述的电路基板中，在该第一参考电位层上对应于该组件层的电磁干扰抑制外围区域，划分出有一特定电位面； 至少一第二电位参考面，形成在所述的电路基板中； 一焊接层，形成在所述的电路基板的最底层； 其中所述的时钟脉冲发生器的时钟脉冲输出信号线在电路基板上的布线是先走线至该电磁干扰抑制外围区域内，对应到所述的第一参考电位层的特定电位面，再经过贯孔换层至第二参考电位层。（*该技术在2012年保护过期，可自由使用*）

【技术实现步骤摘要】
电路基板上时钟脉冲发生器的时钟脉冲信号布线结构(1)
本技术涉及一种电磁波干扰的抑制技术，特别是关于一种针对电路基板上时钟脉冲发生器时钟脉冲信号的电路布线予以改良，以抑制该时钟脉冲发生器受到电磁波干扰的影响。(2)
技术介绍
在所有计算机装置或一般具有微处理机作为信号处理的基础的装置中，都需配置一时钟脉冲发生器(Clock Generator)，目前商用的时钟脉冲发生器大都采用集成电路组件的产品型态，利用该时钟脉冲发生器所产生的基准时钟脉冲信号提供给微处理器及其外围的电子组件使用。例如在目前所广泛使用的典型桌上型计算机装置或可携式计算机中，该时钟脉冲发生器可产生数种基准时钟脉冲信号给中央处理单元、显示装置、USB界面、网络信号传输界面、信号总线、内存…等。例如在USB界面中所使用的时钟脉冲信号频率一般为48MHz、VGA显示装置界面所使用的时钟脉冲信号频率一般为66MHz、PCI总线所使用的时钟脉冲信号频率一般为33MHz。当该时钟脉冲发生器所产生基准时钟脉冲信号由其频率信号输出端送出时，需经由计算机主机板上的电路布线才能传送至各个不同装置或界面的时钟脉冲信号输入端。由于电子制造技术的进步，加上目前的电子产品逐渐趋向小型化，故其电路板布线密度非常高，且电路基板的层数越来越多，如此会使得该时钟脉冲发生器因为电路布线不良而可能产生的电磁波干扰(Radiated Emission and ConductedEmission，简称EMI)问题更加恶化。再者，由于计算机主机板上的电路布线路径所载送的信号为高频时钟脉冲信号，故其所产生电磁波干扰的问题方面，更是困扰着产业者。如果该电磁波干扰问题无法得到妥善的解决，很容易使得整个计算机装置的系统稳定性大受影响。-->产业者为解决电磁波干扰的问题，可能采取的措施包括有改变电路基板中信号层、电源层、接地层间的配置关系，以使各电路层所产生的磁通抵消，以抑制电磁干扰。例如在中国台湾专利技术专利公告号第462214号中，揭示了一种改良电路性能及避免电磁干扰的四层电路板方法及结构(参阅图1所示)，其主要是在一个包括有四层电路层11、12、13、14的电路板中，以第一层作为第一信号层11，第二层为接地层12，第三层为第二信号层13，而第四层则为电源层14，在各层之间则分别为绝缘层21、22、23。通过该四层电路板结构，使第三层中的第二信号层13位于接地层12及电源层14间，使磁通抵消变佳，以抑制电磁干扰。此一现有技术主要是通过电路板中各层间的配置关系作一改变，而试图抑制电磁干扰，但此一技术若应用在计算机主机板上的时钟脉冲发生器所遭遇到的电磁干扰方面却改善效果有限。有些设计者在克服计算机主机板的时钟脉冲发生器的电磁干扰方面，则是设计出一特殊的电路来试图解决，例如在中国台湾专利技术专利公告号第344047号中，其是一种降低电磁干扰的计算机主机板频率发生器的技术。在此现有专利技术中，其是以一复杂的控制电路来达到电磁干扰防制的目的，参见图2，该控制电路包括有一输入除频电路31、相频检测电路32、控制电路33、电荷泵浦及回路滤波器34、除频电路35、电压控制振荡器36，此外，其在一内存中储存了三组内存码，分别储存下、中、上三组不同频率的数值。其所使用的方式为当外部设定一固定后，经过短暂的锁定时间后，参考信号f经过输入除频电路31后成为频率f1，与电压控制振荡器36的输出信号f0经过除频电路35后成为频率f2，将前述的f1与f2共同输入相频检测电路32，所得的相位差进入控制电路，使电压控制振荡器36的输出频率变化率维持固定，再将此输出频率传送至电荷泵浦及回路滤波器34，由电荷泵浦对回路滤波器充放电，再将此回路输出电压去控制电压控制振荡器36输出频率为f0的信号。虽然经过前述的电路可能可以抑制频率发生器的电磁干扰问题，但其电路结构实为复杂，且在效果方面有可能会因为整个电路构件中的其中一部份构件不良或设计不当而效果不佳。在其它现有技术中，亦有产业者改变该时钟脉冲发生器的输出信号线的电路布线路径方式来试图降低电磁波干扰的程度，但实际上的效果并不理想，且因该时钟脉冲发生器设置位置的受限，其电路布线无法达到完美。-->(3)
技术实现思路
本技术的主要目的是为了解决上述传统技术的缺点及实际的需求，针对计算机主机板上的时钟脉冲发生器发展出一种可以有效抑制电磁干扰的布线结构。本技术的另一目的是提供一种电路基板上时钟脉冲发生器的电路布线结构，在该时钟脉冲发生器的时钟脉冲输出信号线不能对应到两个电位面(电位面或接地面)以上的原则下，将该时钟脉冲发生器的时钟脉冲输出信号线经过贯孔换层至另一电位面，以有效避免电磁干扰的问题。本技术的又一目的是提供一种包括有数个解耦合电容器配置在时钟脉冲发生器外围的电路布线结构，利用该解耦合电容器可以使该电源噪声通过该解耦合电容器有效导至接地层。为达到上述的目的，本技术是这样设计的：在一电路基板上配置有一时钟脉冲发生器，该时钟脉冲发生器包括至少一时钟脉冲输出信号线，其中电路布线结构包括有：一组件层，形成在所述的电路基板的顶层，所述的时钟脉冲发生器即配置在该组件层上，且在该时钟脉冲发生器配置位置的外围定义出一电磁干扰抑制外围区域；至少一第一参考电位层，形成在所述的电路基板中，在该第一参考电位层上对应于该组件层的电磁干扰抑制外围区域，划分出有一特定电位面；至少一第二电位参考面，形成在所述的电路基板中；一焊接层，形成在所述的电路基板的最底层；其中所述的时钟脉冲发生器的时钟脉冲输出信号线在电路基板上的布线是先走线至该电磁干扰抑制外围区域内，对应到所述的第一参考电位层的特定电位面，再经过贯孔换层至第二参考电位层。在本技术的较佳实施例中，是在电路基板上的时钟脉冲发生器配置位置处外围定义出一电磁干扰抑制外围区域，并在电源层上对应于该电磁干扰抑制外围区域，划分出有一特定电位面。该时钟脉冲发生器的时钟脉冲输出信号线在电路基板上的布线是先走线至该电磁干扰抑制外围区域内，对应到该电源-->层的本身特定电位面，再经过贯孔换层至接地层。较佳的设计是在该电磁干扰抑制外围区域的角端及内侧缘处，配置有数个内连接端，而在该电磁干扰抑制外围区域角端及外侧缘处、且对应于各个内连接端，则配置有数个对应的外连接端，各个相对应的内连接端与外连接端间各连接有一解耦合电容器，通过各个解耦合电容器，可以使该特定电位面的电源噪声可透过该解耦合电容器有效导至接地层。本技术的优点：通过以上对于时钟脉冲发生器的时钟脉冲输出信号线的特殊布线结构，确能有效解决时钟脉冲发生器的电磁干扰问题。因此本技术确具产业利用价值。为进一步说明本技术的上述目的、结构特点和效果，以下将结合附图对本技术进行详细的描述。(4)附图说明图1为现有技术中另一改变电路层结构以避免电磁干扰的平面示意图；图2为另一现有技术中利用一控制电路以避免电磁干扰的控制电路方块图；图3为本技术在一电路基板上配置有一时钟脉冲发生器的立体图；图4为图3中的时钟脉冲发生器配置在电路基板上的局部扩大立体图；图5为电路基板各层分离时的立体分解图；图6为图4中A-A断面的剖视图。(5)具体实施方式请首先参阅图3所示，其所示在一电路基板(例如一计算本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种电路基板上时钟脉冲发生器的电路布线结构，是在该电路基板上配置有一时钟脉冲发生器，该时钟脉冲发生器包括至少一时钟脉冲输出信号线，其特征在于所述的电路布线结构包括有：一组件层，形成在所述的电路基板的顶层，所述的时钟脉冲发生器即配置在该组件层上，且在该时钟脉冲发生器配置位置的外围定义出一电磁干扰抑制外围区域；至少一第一参考电位层，形成在所述的电路基板中，在该第一参考电位层上对应于该组件层的电磁干扰抑制外围区域，划分出有一特定电位面；至少一第二电位参考面，形成在所述的电路基板中；一焊接层，形成在所述的电路基板的最底层；其中所述的时钟脉冲发生器的时钟脉冲输出信号线在电路基板上的布线是先走线至该电磁干扰抑制外围区域内，对应到所述的第一参考电位层的特定电位面，再经过贯孔换层至第二参考电位层。2.如申请专利范围第1项所述的电路基板上时钟脉冲发生器的电路布线结构，其特征在于所述的第一参考电位层为电源层，而所...

【专利技术属性】
技术研发人员：颜承亨，
申请(专利权)人：神达电脑股份有限公司，
类型：实用新型
国别省市：