多相时钟生成电路和时钟倍增电路制造技术

技术编号:2876310 阅读:223 留言:0更新日期:2012-04-11 18:40
根据本发明专利技术,能够不对基准时钟频率设置制约,防止DLL电路的不正确锁定。通过检测多相时钟CK1~CK6的边沿的移动宽度,生成与从多相时钟Ck1到多相时钟CK6的延迟时间5τ对应的延迟时间检测信号DT1,根据这个延迟时间检测信号DT1,将Up1信号强制地输出到电荷泵电路CP1,并且抑制Down1信号的输出。(*该技术在2023年保护过期,可自由使用*)

【技术实现步骤摘要】

【技术保护点】
一种多相时钟生成电路,其特征在于,它备有 N段连接的电压控制延迟元件, 使来自上述电压控制延迟元件的第N段的输出信号的相位和输入第1段的基准时钟的相位一致那样地,控制上述电压控制延迟元件的各段的输出信号的延迟时间的延迟时间控制装置, 监视上述电压控制延迟元件的延迟时间的延迟时间监视装置,和 根据由上述延迟时间监视装置对延迟时间的监视结果,控制上述电压控制延迟元件的输出信号的锁定位置的锁定位置控制装置。

【技术特征摘要】
...

【专利技术属性】
技术研发人员:神崎实
申请(专利权)人:精工爱普生株式会社
类型:发明
国别省市:JP[日本]

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