具有双总线体系结构的计算机的总线控制逻辑制造技术

计算机系统，包括系统存贮器及控制通过存贮总线对其存取的存贮控制器、与之电连接并通过存贮总线把数据读出或写入系统存贮器的ＣＰＵ、经系统总线与存贮控制器相电连接的总线接口单元、及Ｉ／Ｏ设备。存贮控制器包括在ＣＰＵ和Ｉ／Ｏ设备间进行仲裁的逻辑，以确定二者中那个应被授权经所述存贮器总线对系统存贮器存取。总线接口单元包括据一系列预定操作情况取代存贮控制器逻辑并把对系统存贮器的独占存取授予Ｉ／Ｏ设备的逻辑。（*该技术在2012年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及双总线体系结构的计算机系统中的总线至总线接口，更具体地讲是涉及在竞争系统存贮器存取的中央处理单元和输入/输出设备之间进行仲裁的总线至总线接口装置和方法。通常，在计算机系统且尤其是个人计算机系统中，数据在诸如中央处理单元(CPU)、存贮装置、及直接存贮器存取(DMA)控制器的各种系统装置间传送。另外，数据也在诸如输入/输出(I/O)设备的扩展元件之间及这些I/O设备与各个系统装置之间传送。I/O设备和系统装置通过计算机总线来相互通信，此总线包括一系列导体，通过这些导体信息被从几个源传至几个目的地。许多系统装置及I/O设备都可被用作总线控制器(即控制计算机系统的装置)及总线从属器(即被总线控制器所控制的元件)。已知的有带有一条以上总线的个人计算机系统。一般，设置一本地总线，CPU通过它与高速缓冲存贮器或存贮控制器通信;还设置一条系统I/O总线，通过它系统总线装置(如DMA控制器或I/O设备)经存贮控制器与系统存贮器进行通信。系统I/O总线包括由一总线接口单元连接的I/O总线和系统总线。I/O设备通过I/O总线相互通信。通常还要求I/O设备与诸如系统存贮器的系统总线装置进行通信。这种通信必须经总线接口单元在I/O总线和系统总线传递。在双总线体系结构计算机系统中，诸如CPU的本地总线装置与系统I/O总线设备就经存贮控制器对系统存贮器的存取而进行争用。系统总线装置及I/O设备经系统总线对存贮控制器进行存取。CPU通过本地总线对存贮控制器进行存取。在此，在经存贮总线对系统存贮器进行存取之前，这些相互竞争的装置须先得到存贮控制器的控制。通常，在高速数据传送中，系统I/O总线设备及本地总线装置会同时希望控制存贮器总线控制器。高速I/O设备和微处理器对系统存贮器要求很高，从而在彼此间造成争用，进而降低了系统性能。因此，计算机系统须提供一方案或仲裁，以确定本地总线装置或系统I/O总线设备是否应对系统存贮器进行存取。一种通常的仲裁方案包括一仲裁程序，它根据先到先服务的原则给予系统总线的控制。这样，如I/O总线设备及本地总线装置均希求对系统存贮器进行存取，就把存贮控制器的控制给予先送出控制请求的装置。在该特定装置作为存贮器总线控制器完成经存贮总线把数据串读出或写入系统存贮器之后，即把存贮控制器的控制给予等待的装置。只要诸如CPU等本地总线装置及系统I/O设备对存贮控制器的控制有待处理的请求，这个进程就将无限地进行下去。各种I/O设备总线控制器以不同的速度对系统存贮器进行读出和写入。有些高速I/O设备经I/O总线把数据传至总线接口单元的速度可以同总线接口单元把这些数据在系统总线上转送的速度一样地快。经常，这些高速设备以一系列数据串或包的形式传送数据，这些包在系统存贮器中有相邻的地址。在上述的通常仲裁方案下，若本地总线装置，在这些多个包传送之一中，有等待的系统总线控制请求，则仲裁程序将在I/O设备传送了第一个包后，立即把存贮器总线控制授予该本地装置。在此本地总线装置完成其操作之后，存贮器总线控制又被授给I/O设备。这类系统运行的效率不高，因为诸如CPU的本地总线装置及I/O设备通常在系统存贮器的不同区域工作。因此，当在CPU和I/O装置之间来回授予存贮器总线控制时，通常随着每个依次的操作，存贮器的地址是在其不同的页上，从而需要较长的存贮器存取时间。如果，如上所述，I/O设备正把在存贮器中有相邻地址的大块数据读出或写入该存贮器，则允许此I/O设备在把存贮器总线控制交给CPU之前完成其多包数据传送将是有利的。以此方式，在存贮器存取被授予CPU之前，存贮控制器能读出或写入对系统存贮器的相邻的地址(即在同一信息“页”上)的多个传送。系统存贮器和I/O设备间的下一个及随后的数据传送所需的时间被降到最小，因为当寻址到系统存贮器的同一页上时，存贮器存取得以优化。在完成系统存贮器和I/O设备的最后一个数据传送时，CPU被授予存贮器总线控制，以完成其读出或写入操作。总之，这种系统运行节省了数据传送时间。因而，本专利技术的一个目的，是在双总线体系结构计算机系统中提供一种总线接口单元。它提供了优化I/O总线上的I/O设备和本地总线上的本地装置间的存贮器总线控制所需的仲裁逻辑。根据本专利技术，为具有双总线体系结构的计算机提供了一种总线至总线控制逻辑系统和方法。该逻辑是通过建立在总线接口单元内的算法来实现的，该单元位于计算机中的I/O总线和系统总线之间。该逻辑在中央处理单元和一I/O设备之间进行仲裁，以确定哪一个应被给予对系统存贮器的优先存取。该逻辑输出一控制信号，该信号被作为对一般存贮器控制仲裁的替代，以使一I/O设备优选对系统存贮器进行存取。该控制逻辑被用来通过动态地控制I/O设备对系统存贮器的存取，来改善I/O总线把数据送入和送出系统存贮器的能力。通过在某些预定条件下锁定控制着I/O总线的I/O设备对系统存贮器的存取，改善了系统的性能。总线控制逻辑从而使I/O控制器的速度优化地匹配于系统存贮器的数据传送能力。系统总线支持一脉冲串协议，其中数据以16字节信息包的形式传送。根据控制着I/O总线的I/O设备的类型，I/O总线以1、2或4字节的带宽处理数据传送。I/O设备被授予对系统存贮器的存取优先权的预定条件如下(1)控制I/O总线的I/O设备发出的读取请求未与系统存贮器中的预定16字节地址边界相对准，(2)控制I/O总线的I/O设备以一读取周期紧接着一个写入周期，(3)控制I/O总线的I/O设备完成了一数据传送周期，(4)控制I/O总线的I/O设备正在以流模式读取或写入数据，或者，(5)总线接口单元超过一半的缓冲空间已被待写入系统存贮器的数据所占满或待从系统存贮器中预取的数据占有还不到一半的缓冲空间。在本专利技术的最佳实施例中，总线至总线控制逻辑在三种模式下运行。这些模式中的第一种是缺省模式，它确定上列头三种条件下总线控制的步调。这些模式的第二种(选择1)确定上列第四种条件下的步调，而这些模式的第三种(选择2)确定上列第五种条件下的步调。除了系统自动提供的缺省步调模式之外，系统用户可选择任一步调模式(选择1或选择2)。该选择是通过编程总线接口单元中的可编程寄存器的内容而作出的。在第一种缺省条件下，一I/O设备请求读取未与特定的16字节包边界对准的系统存贮器为补偿这种不对准，此I/O设备对系统存贮器的存取被锁定至自动预取了足够的数据而达到16字节边界。小于16字节的该读取数据随后被同步至I/O总线的定时，且I/O设备控制器开始读这些数据。总线接口单元随后预取相邻的下一16字节包。由于该16字节包在预定的边界开始，16字节脉冲串传送是可能的。在第二种条件下，当I/O设备从写入转换到读取请求时，在总线接口单元缓冲器空间中可能有残留的缓冲写入数据。一旦I/O设备总线控制器从写入转换到读取，总线控制逻辑确定周期已终结、即已不再有写入数据要存入缓冲器空间中，以及现在正从系统存贮器请求读取数据。由于已知不再有相邻的写入数据会马上到来，故在一个原子操作中把缓冲数据写入系统存贮器并从系统存贮器中预取读取数据。在第三种条件下，当I/O控制器装置在一个数据传送周期之后放弃I/O总线的控制时，在总线接口单元缓冲空间中也可能有残留的缓冲数据。此时，这种残留本文档来自技高网...

【技术保护点】
一种计算机系统，包括：系统存贮器；用于控制对系统存贮器的存取的存贮控制器，所述系统存贮器和所述存贮控制器由存贮器总线连接；与所述存贮控制器相电连接的中央处理单元，所述中央处理单元可通过所述存贮器总线把数据读出或写入所述系统存贮器；经系统总线与所述存贮控制器相电连接的总线接口单元；经输入／输出总线与所述总线接口单元相电连接的输入／输出设备；所述计算机系统的特征在于：所述存贮控制器包括用于在所述中央处理单元与所述输入／输出设备之间进行仲裁以确定所述中央处理单元与所述输入／输出设备中哪一个应被授予经所述存贮总线对所述系统存贮器的存取的逻辑；以及所述总线接口单元包括用于取代所述存贮控制器仲裁逻辑的逻辑，所述总线接口逻辑响应于一系列预定的操作情况来取代所述存贮控制器仲裁逻辑并把对系统存贮器的独占性存取授予所述输入／输出设备。

【技术特征摘要】
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【专利技术属性】
技术研发人员：纳德尔阿米尼，贝卡拉法德伯利，舍伍德布兰农，理查德路易斯霍恩，特伦斯约瑟夫郎曼，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：US[美国]