用于总线接口单元的双向数据存储装置制造方法及图纸

本发明专利技术为具有双总线结构，例如一系统总线机一Ｉ／Ｏ总线，计算机系统提供了总线到总线接口单元。对于在两总线之间从与两总线的每一总线相耦合的装置传入传出的数据，该总线接口单元包含一个非同步双向暂时数据存储功能。最好是这种存储功能工作于这种模式，即这种模式将适合于数据的单独传输、数据流式传输、数据脉冲串传输，并且能适应从相邻地址的信息传输而无需启动对于每一地址的新请求。（*该技术在2012年保护过期，可自由使用*）

【技术实现步骤摘要】
如果下列美国专利申请已经完全公开的话，本申请则在此引用为参考申请序列号815，992，注册日1992.1.2，题目为“用于具有双总线结构的计算机系统的总线控制逻辑”。(进一步的识别是其案号BC9-91-089)。申请序列号816，116，注册日1992.1.2，题目为“分布机器”。(进一步的识别是其案号BC9-91-090)。申请序列号816，184，注册日是1992.1.2，题目为“优先权误差检测与校复”。(进一步的识别是其案号BC9-91-091)。申请序列号816，204，注册日1992.1.2，题目为“超高速缓冲存储器探测机数据无效技术”。(进一步的识别是其案号BC9-91-092)。申请序列号816，203，注册日1992.1.2，题目为“用于具有双总线结构计算机系统的总线接口逻辑”。(进一步的识别是其案号BC9-91-093)。申请序列号816，693，注册日1992.1.2，题目为“用于控制总线操作速度的总线接口”。(进一步的识别是其案号BC9-91-106)。申请序列号816，698，注册日1992.1.2，题目为“用于在总线至总线接口处确定地址单元的方法与装置。(进一步的识别是其案号BC9-91-107)。本专利技术涉及在一具有双总线结构的计算机系统中的总线到总线的接口，特别是涉及用于暂存在系统两总线间传送的数据的总线到总线接口单元和方法。一般地说，在计算机系统中，尤其是在个人计算机系统中，数据是在各系统装置之间传送的，这些系统装置如中心处理单元(CPU)，存储装置和直接存储存取(DMA)控制器。此外，数据还在扩展部件之间传送，例如输入/输出(I/O)装置，以及在这些I/O装置和各类系统装置间传送。该I/O装置和各类系统装置经过计算机总线进行相互二者间及多者间的通讯，该总线包含有一系列的导线，沿该导线信息被从若干信号系统传送到若干目的地的任意之一。许多这类系统装置和I/O装置具有被用作总线控制器(即可以控制该计算机系统的装置)以及作为总线服从设备(即受总线控制器的控制)的能力。具有多于一个总线的个人计算机已为公知。典型地，提供有局部总线，经该总线CPU与一超高速缓冲存储器或一个存储控制器进行通讯;还提供一系统I/O总线，经该总线，系统总线装置，诸如DMA控制器或I/O装置经过存储控制器与系统存储器通讯。该系统I/O总线包含一个系统总线和一个由一总线接口单元相联接的I/O总线。通过该I/O总线，I/O装置彼此相互通讯。该I/O装置还典型地要求与系统总线装置，诸如系统存储器相互通讯。这种通讯必须经过总线接口单元而途经I/O总线和系统总线来实现。当在系统总线和I/O总线间传送数据过程中，经常需要能够提供耦合到所说两个总线其一或二者的装置，该装置操作于显著不同的速度并处以不同的数据传输模式。举例来说，可能存在有耦合到I/O总线的装置，其I/O总线写带宽为1，2和4字节。另一方面，在称为脉冲带的、相当快的传输中，该系统总线可以具备传送16字节数据包括信息的能力。进一步说，经常期望是从相邻地址传送一相当大量的数据。假如这种传送的完成属无需要求对每一地址单元作特定的说明的话，那么这类传送是可期望的并且是省时的。因此，有必要的是其系统总线与I/O总线之间的互连有能力以不同的速率和以不同的模式来处理数据传送。进一步说，所期望的是数据被高效率地传输至相邻地址或从相邻地址传来，而无需初启对每一单元的传送请求。因此，本专利技术的一个目的是在一系统总线和一个I/O总线之间提供一个高效率的数据缓冲器，它将以不同的传送速率并以不同的模式来有效地和高效率地传送数据。根据本专利技术，为具有双总线结构诸如系统总线和I/O总线的计算机系统提供一总线到总线的接口单元。该总线接口单元含有一非同步双向暂态数据存储功能，以便数据在这两个总线之间的传送以及与这两条总线之一相连接的装置之间的往返传送。最好是其存储功能工作于这样的模式，即它提供单独的数据传送、数据流形成传送以及数据脉冲带传送，并可适于从相邻地址的信息传送而启始对于每一地址的新的请求。附图说明图1是采用了根据本专利技术原理的总线接口单元的计算机系统的原理方框图;图2是图1中计算机系统的总线接口单元的原理框图;图3是图2中总线接口单元的FIFO缓冲器的原理框图;图4是一控制逻辑的电路原理图，被用来实施图3所示的一个实施例的总线到总线的定步逻辑;图5是一控制逻辑的电路原理图，被用来实施图3所示的另一个实施例的总线到总线的定步逻辑。首先参考图1，所示出的计算机系统10通常包含有系统板12和处理器组合体14。处理器组合体包括处理器部分16和基础部分18。该基础部分18经局部总线连接器22连接在处理器局部总线20。处理器部分工作于50MHZ频率而基础部分18工作于40MHZ频率。系统板12包括交错系统存储器24和26和输入/输出(I/O)装置28。存储器24和26以及处理器组合体14之间的通讯由存储器总线30所控制，而I/O装置28和处理器组件14之间的通讯是经I/O总线32而实现的。I/O装置与存储器24及26间的通讯由I/O总线32、系统总线76和存储器总线30所控制。I/O总线32可与MICROCHANNEL计算机结构一致。存储器总线30和I/O总线32经处理器组合体连接器34连接到处理器组合体基础部分18。I/O装置，诸如存储器扩展装置，可以经I/O总线32而被连接到计算机系统10。系统板12还可以包括传统的视频电路、定时电路、键盘控制电路和中断电路(均未示出)，这些电路在正常的操作中为计算机系统所用。处理器组合体14的处理器部分16包括一中心处理单元(CPU)38，在优选的实施例中，该单元可采用英特尔(Intel)公司的、其销售标记为1486的一个32位的微处理器。处理器部分16还包括静态随机存取存储器(SRAM)40，超高速缓冲存储器控制组件42，频率控制组件44，地址缓冲器46和数据缓冲器48。局部总线20包含数据信息通路50，地址信息通路52和控制信息通路54。数据信息通路50被提供在CPU38、SRAM48和数据缓冲器48之间。地址信息通路52被提供在CPU38、超高速缓冲存储器控制组件42和地址缓冲器46之间。控制信息通路54被提供在CPU38、超高速缓冲存储器控制组件42和频率控制组件44之间。此外，地址和控制信息通路被提供在超高速缓冲存储器控制组件42和SRAM40之间。通过以短项存储信息的方式存储来自系统存储器24或26或来自处在一I/O装置28上的扩展存储器的存储信息，SRAM40提供了一个超高速缓冲存储器的功能。超高速缓冲存储器控制组件42与存储器24和26的地址单元的随机存取存储器(RAM)相结合。CPU38可直接地经过局部总线20存取被超高速存储在SRAM40中的信息。频率控制组件44同步50MHZ的处理器部分16和40MHZ的基本部分18的操作，并且还控制着缓冲器46和48的操作。因此，频率控制器组件44确定了在何时信息被缓冲器46或48所捕获的时间，即存储在这些缓冲器中的信息被重写的时间。缓冲器46和48被构形，以使得来自存储器26和24的两个写入被同时地存储于其中。缓冲器46和48是双向的，即它们具有锁存由CPU38提供的信息以及提供给该C本文档来自技高网...

【技术保护点】
一个计算机系统，它包括：系统存储器；用于控制对系统存储器存取的存储器控制器，所说的系统存储器和所说的存储器控制器由一存储器总线连接；耦合到所说存储器控制器的中心处理单元，所说的中心处理单元具有经过所说的存储器总线对所说的系统存储器读写数据的能力；经一系统总线与所说的存储器控制器相连接的一总线接口单元；经一输入／输出总线与所说的总线接口单元相连接的至少一个输入／输出装置；所说的计算机系统其特征在于：所说的总线接口单元包括一个双向数据存储单元，以便提供对于在读写操作期间、在所说的系统总线和所说的输入／输出总线之间传输的数据的暂时存储。

【技术特征摘要】
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【专利技术属性】
技术研发人员：纳达尔阿米尼，贝查拉法德伯利，舍伍德布拉农，理查德路易斯霍恩，特伦斯约瑟夫郎曼，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：US[美国]