本发明专利技术涉及一种基于PCIE总线的USB接口及实现方法，内部数据沿PCIE通用芯片J1的数据发送线PCIE_TX0+、数据发送线PCIE_TX0-通过USB3.0接口J2的9引脚、8引脚发送出去；外部数据通过USB3.0接口J2的5引脚、6引脚沿PCIE通用芯片J1的数据接收线PCIE_RX0-、数据接收线PCIE_RX0+传输进来；时钟线CLK_PCIE-、时钟线CLK_PCIE+提供参考时钟，作用是使USB3.0接口J2的数据接收和发送与整个系统电脑主机或单板机同步；使用PCIE总线连接到USB3.0通用接口上，实现了更快的数据传输速度和更高的数据处理效率，同时实现点对点串行连接和数据的双向传输。
【技术实现步骤摘要】
本专利技术涉及一种基于PCIE总线的USB接口及实现方法，可用于电脑主机、单板机等具备PCIE总线协议且使用USB接口的设备上。
技术介绍
PC1-Express (PCIE)是最新的总线和接口标准，采用点对点串行连接，使每个设备都有自己的专用连接，不需要向整个总线请求带宽，支持数据双向传输，而且可以把数据传输率提高到一个很高的频率。而USB3.0接口是最新的一种USB规范，最大传输带宽可达5.0Gbps。由于其数据传输速度快，数据处理效率高等优点，USB3.0接口也成为了目前主流计算机和板卡上的必备接口。现在，PCIE的技术规格允许实现XI，X2, X4, X8, X16和X32的通道规格。但通常来说，PCIEX1和PCIEX16是目前市场的主流规格，采用金手指连接。一般而言，PCIEX16作为显卡接口，PCIEX1用来接其他扩展卡。例如声卡，RAID卡等等。由此可见，PCIE的使用方式有很大的局限性，还需进行更大的扩展。
技术实现思路
鉴于现有技术的状况，本专利技术的目的是，基于PCIE总线的USB接口及实现方法，致力于对PCIE的用途及接法进行扩展，使用PCIE总线与USB3.0接口进行连接，从而整合两者的优点，以实现更快的数据传输速度和更高的数据处理效率，同时实现点对点串行连接和数据的双向传输。本专利技术为实现上述目的，所采用的技术方案是:一种基于PCIE总线的USB接口，包括USB3.0接口 J2，其特征在于:还包括PCIE通用芯片J1，所述PCIE通用芯片J1包括时钟线CLK_PCIE-、时钟线CLK_PCIE+、数据接收线PCIE_RX0_、数据接收线PCIE_RX0+、数据发送线PCIE_TX0-、数据发送线PCIE_TX0+、三个接地线GND_P0WER，USB3.0接口 J2共有11个引脚，所述USB3.0接口 J2的1引脚、4引脚、7引脚为接地引脚，2引脚连接PCIE通用芯片J1的时钟线CLK_PCIE-，3引脚连接PCIE通用芯片J1的时钟线CLK_PCIE+，5引脚连接数据接收线PCIE_RX0-，6引脚连接数据接收线PCIE_RX0+，8引脚连接数据发送线PCIE_TX0_，9引脚连接数据发送线PCIE_TX0+，10引脚和11引脚连接机壳地，使用PCIE通用芯片J1连接USB3.0接口 J2实现数据传输。—种基于PCIE总线的USB接口的实现方法，其特征在于:步骤如下:内部数据沿PCIE通用芯片J1的数据发送线PCIE_TX0+通过USB3.0接口 J2的9引脚、内部数据沿PCIE通用芯片J1的数据发送线PCIE_TX0-通过USB3.0接口 J2的8引脚发送出去； 外部数据通过USB3.0接口 J2的5引脚沿PCIE通用芯片J1的数据接收线PCIE_RX0_、外部数据通过USB3.0接口 J2的6引脚沿PCIE通用芯片J1的数据接收线PCIE_RX0+传输进来； 时钟线CLK_PCIE-、时钟线CLK_PCIE+提供参考时钟，作用是使USB3.0接口 J2的数据接收和发送与整个系统电脑主机或单板机同步； 使用PCIE总线连接到USB3.0通用接口上，实现了数据的接收和发送。本专利技术的有益效果是:使用PCIE通用芯片连接非PCIE通用接口即USB3.0接口，能成功实现数据传输。即采用一种全新的连接方式，将PCIE总线与USB3.0接口连接，从而整合二者优点，实现了更快的数据传输速度和更高的数据处理效率，同时实现点对点串行连接和数据的双向传输。该专利技术扩展了 USB3.0接口的接线方法，在一定程度上解决了某些设备上USB资源不够用的问题。【附图说明】图1为本专利技术的电路连接图。【具体实施方式】如图1所示，基于PCIE总线的USB接口，包括USB3.0接口 J2，还包括PCIE通用芯片J1。PCIE通用芯片J1包括时钟线CLK_PCIE-、时钟线CLK_PCIE+、数据接收线PCIE_RX0-、数据接收线PCIE_RX0+、数据发送线PCIE_TX0-、数据发送线PCIE_TX0+、三个接地线GND_P0WERoUSB3.0接口 J2共有11个引脚，USB3.0接口 J2的1引脚、4引脚、7引脚为接地引脚，2引脚连接PCIE通用芯片J1的时钟线CLK_PCIE-，3引脚连接PCIE通用芯片J1的时钟线CLK_PCIE+，5引脚连接数据接收线PCIE_RX0-，6引脚连接数据接收线PCIE_RX0+，8引脚连接数据发送线PCIE_TX0-，9引脚连接数据发送线PCIE_TX0+，10引脚和11引脚连接机壳地，使用PCIE通用芯片J1连接非PCIE通用接口即USB3.0接口 J2，并能成功实现数据传输。—种基于PCIE总线的USB接口的实现方法，步骤如下:内部数据沿PCIE通用芯片J1的数据发送线PCIE_TX0+通过USB3.0接口 J2的9引脚、内部数据沿PCIE通用芯片J1的数据发送线PCIE_TX0-通过USB3.0接口 J2的8引脚发送出去。外部数据通过USB3.0接口 J2的5引脚沿PCIE通用芯片J1的数据接收线PCIE_RX0-、外部数据通过USB3.0接口 J2的6引脚沿PCIE通用芯片J1的数据接收线PCIE_RX0+传输进来。时钟线CLK_PCIE-、时钟线CLK_PCIE+提供参考时钟，作用是使USB3.0接口 J2的数据接收和发送与整个系统电脑主机或单板机等同步。使用PCIE总线连接到USB3.0通用接口上，实现了数据的接收和发送。【主权项】1.一种基于PCIE总线的USB接口，包括USB3.0接口 J2，其特征在于:还包括PCIE通用芯片J1，所述PCIE通用芯片J1包括时钟线CLK_PCIE-、时钟线CLK_PCIE+、数据接收线PCIE_RXO-、数据接收线PCIE_RXO+、数据发送线PCIE_TXO_、数据发送线PCIE_TXO+、三个接地线GND_POWER，USB3.0接口 J2共有11个引脚，所述USB3.0接口 J2的1引脚、4引脚、7引脚为接地引脚，2引脚连接PCIE通用芯片J1的时钟线CLK_PCIE-，3引脚连接PCIE通用芯片J1的时钟线CLK_PCIE+，5引脚连接数据接收线PCIE_RXO-，6引脚连接数据接收线PCIE_RX0+，8引脚连接数据发送线PCIE_TX0-，9引脚连接数据发送线PCIE_TXO+，10引脚和11引脚连接机壳地，使用PCIE通用芯片J1连接USB3.0接口 J2实现数据传输。2.—种基于PCIE总线的USB接口的实现方法，其特征在于:步骤如下:内部数据沿PCIE通用芯片J1的数据发送线PCIE_TX0+通过USB3.0接口 J2的9引脚、内部数据沿PCIE通用芯片J1的数据发送线PCIE_TX0-通过USB3.0接口 J2的8引脚发送出去； 外部数据通过USB3.0接口 J2的5引脚沿PCIE通用芯片J1的数据接收线PCIE_RX0_、外部数据通过USB3.0接口 J2的6引脚沿PCIE通用芯片J1的数据接收线PCIE_RX0+传输进来； 时钟线CLK_PCIE-、时钟线CLK_PCIE+提供参考时钟，作用是使USB3.0接口 J2的数据接收和发送与整个系统电脑主机或单板机同步； 本文档来自技高网...
【技术保护点】
一种基于PCIE总线的USB接口，包括USB3.0接口J2，其特征在于：还包括PCIE通用芯片J1，所述PCIE通用芯片J1包括时钟线CLK_PCIE‑、时钟线CLK_PCIE+、数据接收线PCIE_RX0‑、数据接收线PCIE_RX0+、数据发送线PCIE_TX0‑、数据发送线PCIE_TX0+、三个接地线GND_POWER，USB3.0接口J2共有11个引脚，所述USB3.0接口J2的1引脚、4引脚、7引脚为接地引脚，2引脚连接PCIE通用芯片J1的时钟线CLK_PCIE‑，3引脚连接PCIE通用芯片J1的时钟线CLK_PCIE+，5引脚连接数据接收线PCIE_RX0‑，6引脚连接数据接收线PCIE_RX0+，8引脚连接数据发送线PCIE_TX0‑，9引脚连接数据发送线PCIE_TX0+，10引脚和11引脚连接机壳地，使用PCIE通用芯片J1连接USB3.0接口J2实现数据传输。
【技术特征摘要】
【专利技术属性】
技术研发人员：李羚梅，云天嵩，张鹏泉，曹晓冬，崔俊鹏，苏晓旭，杨光，蒋航，刘政鹏，
申请(专利权)人：天津光电通信技术有限公司，
类型：发明
国别省市：天津;12
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