请求数据的方法及其设备技术

数据处理系统中请求数据的方法具有以下步骤：从多个请求者通过请求仲裁器（１２）接收多钢数据请求，在第一时刻对每一请求的第一段进行请求并在第二时刻对第一请求的第二段进行请求。每一数据请求对应于数据的第一段。这些数据中至少一个也对应于数据的第二段。对第一段与第二段的请求是分别根据第一和第二预定顺序进行的。所透露的方式在任何非临界数据段被请求之前首先对每一请求的所有临界数据进行请求。（*该技术在2014年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术一般来说涉及数字计算系统，并特别涉及用于数据通信的协议。数据处理系统的基本操作之一是存储器读操作。在存储器读操作中，数据请求者是通过下标(index)或称“地址”来识别数据段的，并把该地址提供给存储系统。然后存储系统把相关的数据段通过一个或多个机器周期发给请求者。原先存储读操作曾经是相当简单的操作。例如，在第一代个人计算机中，唯一的数据请求者是中央处理单元，唯一的存储系统是随机存取存储器(“RAM”)单元的外部组合，唯一的数据量是一个字节(8位)。RAM电路可以把单个的数据字节在单个的机器周期中通过典型的八位总线发出。历史上，每一新的数据处理系统的性能都会使原先的系统的性能黯然失色。相继的系统之间某些最明显的改进直接影响了存储器读操作的复杂性与作用范围。很多这些改进对于集成为一个或数个集成电路的数据处理器是特别重要的。影响数据读指令的数据处理系统的某些改进是多执行单元，分级存储系统以及多处理器的体系结构，包括多个执行单元的体系结构通常可同时执行两个或多个指令。这些同时出现的指令可能会在时间上彼此有微小的交错，象管道运输系统那样，它们也可能在时间上是一致的，象超级标量数据处理器的情形那样，或两者都有。不管怎样，多执行单元产生可能同时请求数据的多个数据请求者。通常，多执行单元从一个小型的，速度高的存储器超高速缓冲存储器中请求数据。速度高的存储器超高速缓冲存储器是两层的多级存储系统的一部分。超高速缓冲存储器是对大型的、较慢的外部RAM部件(block)的补充。超高速缓冲存储器与外部的RAM部件合起来提供了快速有效的存储器存取。多处理器体系结构实现了以下模式，在此模式中多处理器可从单一外部存储器请求数据或一个处理器可请求另一个处理器的存储器的超高速缓冲存储器中的数据。所有这些情形中，数据读操作必须能考虑大约是在相同时间请求数据的多个请求器。最早的读数据操作的两个已知的改进是数据脉冲串(burst)协议与临界(critical)字第一协议。这些协议认可数据读操作是耗时的而且存储器在小时间间隔过程中的存取常发生在存储器相同的通用区域。后者被称为“局部性”。按照脉冲串操作，虽然操作是以单一下标被编址的，但几个数据读操作作为一组是在几个时钟周期中一同发生的。开始一个请求者可能只要求等于或小于数据总线带宽的数据量。但是，相关的存储系统向请求器发出比在一个时钟周期中总线带宽所允许的更多的数据。例如，六十四位数据处理器可以具有128位的总线带宽。在一个脉冲串操作中相关存储系统在四个时钟周期中可以向请求者发出总共512位。这种情形下，该存储系统在每一时钟周期中发出128位。通常，存储器系统发出由X…XX000000(最有效的位到有效性最小的位)规定的地址开始的四个四倍长字，其中X为0或1，它由请求者地址决定。脉冲串操作的一个基本假定是存在某种可能性，即请求器在后继时刻请求与被编址的字节相邻的一些数据。如果该请求者在以后的时间中确是要求了某些相邻的数据，则该请求者将准备具有该数据而不必占据该总线。临界字第一协议是上述脉冲串协议的细化。在上例中，临界字第一协议要求存储系统首先发出四个四倍长字中的特定的一个。其余三个四倍长字跟随临界字之后。选择第一个四倍长字或“临界字”是由于它包含特定的数据字节，半字或字等这些相关的请求者立即需要的信息，存储系统通过发出由地址X…XXXX0000(最有效的位到有效性最小的位)作下标的四倍长字来满足临界字第一协议，其中X按请求者地址确定为0或1。已知的协议已不能与数据处理体系结构中的改进相适应。例如，上述的两协议原设计为增加连续发生的读操作的效率。但它们不能提供用于同时数据请求的协议。根据本专利技术，公开了一种基本上消除现有的数据请求协议不足之处的数据请求方法。数据处理系统中的请求数据的方法具有以下步骤通过请求仲裁器从多个请求者接收多个请求，在第一时刻请求每一请求的第一段并在第二时刻请求每一请求的第二段。对数据的每一请求对应于数据的第一段。至少一个请求也对应于数据的第二段。第一段与第二段是根据第一和第二预定顺序分别被请求的。而且，本专利技术透露了具有多个存储器单元的数据处理系统，与请求仲裁器耦合的每一存储单元存储一个数据值。该请求仲裁器接收多个数据请求。多个数据请求的每一个对应于多个数据值之一的第一段，并且至少多个数据请求之一也对应于多个数据请求之一也对应于多个数据值之一的第二段。该请求仲裁器在第一时刻以第一预定顺序请求多个数据请求的每个第一段，并在后继的第二时刻以第二预定顺序请求多个数据请求的每一第二段数据。本专利技术的特点和优点由以下结合附图所作的详细说明将会得到更清晰的理解，其中各个图号表示附图的各对应部分，其中附图说明图1表示按本专利技术所构造的数据处理器的框图;图2表示图1中所示的存储器行的框图;图3表示用于对图2中所示存储器行作下标的地址格式的框图;图4表示根据第一组初始条件的图1中所示的数据处理器的时序图;图5表示根据第二组初始条件的图1中所示的数据处理器的时序图;以及图6表示根据第二实施例的图1中所示的数据处理器的时序图。图1表示根据本专利技术构造的数据处理器10的框图。数据处理器包括请求仲裁器12与存储器行部件14。存储器部件14的各行标以“行0，行1，行2，”等等。请求仲裁器12接收标以“请求者A”，“请求者B”以及“请求者C”的多个数据请求。请求仲裁器如下所述经由标以“数据请求”的路径在各时刻向存储器单元14发出各个请求的字段。然后存储器单元14对应于所发出的请求经标以“数据”的路径发出数据。如下所述，请求仲裁12收到包含在存储器部件14中的多个数据请求。每一请求有与之相关的一个临界字和一个或多个非临界字。首先，请求仲裁器12将根据第一优先序向存储器部件14发出每个临界字请求。其次，该请求仲裁器12将根据同样的优先序向存储器部件14发出每个非临界字。因而即使在请求是同时的情形下，请求仲裁器12与存储器部件14也能够以有效的方式向多个数据请求者提供数据。所应明白的是数据处理器10是一个高度简化了的数据处理器的表示。数据处理器10的大部分都被简化掉了，因为它们的内容对本专利技术理解没有太大帮助。例如，本专业技术人员易于理解，数据处理器10要包括诸如一个或多个执行单元，数据总线接口单元等部件。所透露的本专利技术可以在数据处理系统内，以一种或多种方式实现。请求仲裁器12与存储器部件14可以在数据处理器的内部，也可以在外面。而且也不必要求这两个部件在一个单独的集成电路上。结合说明所透露的本专利技术的其它应用对于本专业人员也将是易于理解的。在所示的实施例中，请求仲裁器12是数据处理器10中的存储器管理单元，而存储器部件14则是同一个数据处理器中的存储器的超高速缓冲存储器。存储器管理单元管理着出入相关的存储器的超高速缓冲存储器的数据流。这种情况下，“请求者”A、B与C可以分别是数据读取单元，指令读取单元与总线接口单元。返回这三个单元的数据将分别被数据处理器作为数据应用，被数据处理器作为指令应用或被经由总线(未示出)连接的外部设备作为数据或指令应用。在第二个实施例中，请求仲裁器12可以是数据处理上的一个存储器管理单元，而存储器部件14可以是存储器外部部件。这种情况下，请求仲裁器12可以为一个L2本文档来自技高网...

【技术保护点】
数据处理系统中请求数据的方法，它包括以下步骤：.由请求仲裁器从多个请求者接收多个数据请求，该多个数据请求的每一个分别对应于数据的第一段，至少多个数据请求中的一个对数据的第一段和数据的第二段都加下标；.在第一时刻，该请求仲裁器以第一预 定顺序请求多个数据请求的第一个第一段，以及.在第二后继时刻，该请求仲裁器以第二预定顺序请求多个数据请求的每一个第二段数据。

【技术特征摘要】
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【专利技术属性】
技术研发人员：约翰D科丁顿，
申请(专利权)人：摩托罗拉公司，
类型：发明
国别省市：US[美国]