用于实现高速缓冲存储器流式存取的方法和设备技术

一个处理和实施的计算机系统，其中仲裁电路２０１包括多个状态机３０１，３０３和３０５，并且状态机间相互作用以接收不同的系统时序信号并提供数据总线许可信号以有效地使得来自Ｌ２高速缓冲存储器的信息的顺序数据块的数据流式存取，而不必在数据块间插入等待状态。（*该技术在2018年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术一般涉及信息处理系统，并且尤其涉及一种用于改进流式存取高速缓冲存储器的多存储行的方法和设备。计算机系统一般包括中央处理器或CPU，存储器子系统，和输入/输出设备，输入/输出设备包括鼠标，键盘，磁盘驱动器，显示器，打印机，且还可能包括同网络的连接，但并不仅限于这些。许多系统还包括多个处理器或CPU。大多数系统还包括二级高速缓冲存储器子系统，或L2高速缓冲存储器，该缓存被设计为包括一有限的但是速度比主存更快的存储器，该存储器所存储的那些信息比存储在相对慢的多的系统主存中的信息访问的更频繁。所有部件一般通过局部总线系统连接在一起，其中局部总线系统与L2高速缓冲存储器及主存有直接的连接。许多CPU部件有处理对于计算机系统的不同部件来讲被称之为“脉冲串式”(“burst”)访问的能力。当脉冲串式访问被启动时，主存可读取或写入比一般情况下更长的信息流，而不被以后来自不同计算机系统部件的要求访问主存中不同地址的请求所打断。这一脉冲串式模式对于提高系统的处理速度是有效的，尤其当大量信息被处理时，由于更大的信息段可以以单独脉冲串的方式被传送而不必插入等待状态、存储器仲裁和访问延迟，而后面的这些情况会出现在用较小的信息段重复地传送后继序列的事件中。一般地，对存储器的访问由系统存储控制器控制，系统存储控制器一般包括存储器访问请求仲裁电路，该存储器访问请求仲裁电路被设计为用来区分来自计算机系统不同部件要求访问主存的不同请求，并以一种被计算为可最有效并最快地传送所请求信息的授权顺序地授权请求。一般地，存储控制器及其所包括的仲裁电路的优先权，被重点地设计以优化信息流入和流出系统主存。但是，如果要在信息被传送到或传送出计算机系统的更快速的高速缓冲存储器子系统的优化方面有任何改进的话，则很困难。而且，即使是改进的高速缓冲存储器系统也要受到现存系统级上用于仲裁并控制系统存储访问请求的模式的限制。因此，需要改进的仲裁设备和高速缓冲存储器，包括可在高速缓冲存储器和请求访问存储在该高速缓冲存储器中的信息的计算机系统部件间使得信息传送更快的高速缓冲存储器访问仲裁技术。本专利技术提供了一种方法及其实施系统，其中促裁电路包括多个状态机，它接收不同的系统定时信号并提供数据总线许可信号，该信号在被应用到高速缓冲存储器电路中，使得来自后继数据块传送的高速缓冲存储器中的数据能流式存取，而不必在各自数据块传送期间插入等待状态时是有效的。通过结合附图的本专利技术的一种最佳的实施方式的详细描述将能更好的理解本专利技术，其中附图说明图1为依据本专利技术所实现的一个计算机系统的一部分的简化框图，其中包括数据总线仲裁电路和L2高速缓冲存储器；图2为图1中所示的数据总线仲裁电路的简化框图；图3为该仲裁电路更为详细的框图，说明了其中所包括的三个主要功能引擎；图4为信号时序图，说明了没有应用高速缓冲存储器流式存取技术时不同信号间的相互关系；图5为信号时序图，说明了应用了高速缓冲存储器流式存取技术时不同信号间的相互关系；及图6为一流程图，说明了根据所公开的方法所实现的典型的处理流程。参照图1，以上所讨论的不同的方法可在典型的计算机系统中实现，这种典型的计算机系统可包括个人计算机，工作站或多个分布在一种网络配置中的信息处理设备的各种组合。典型的实施方式包括中央处理器(CPU)101，如传统的微处理器，和多个通过系统局部总线103互连的其它部件。虽然这里所公开的处理方法也将适用于进一步的总线配置且并不只限于任一特定的总线模式，但是为了公开本专利技术起见，在典型实施方式中所示的局部总线被表示为通过存储控制器和桥式电路105同其它的系统总线107相连，该系统总线可能是被称之为“PCI”的总线。局部总线103和PCI总线107还可包括同其它工作站或网络，外设及类似设备的进一步连接。图1所示的系统还包括连接到局部总线103上的2级或L2高速缓冲存储器109。数据总线仲裁电路111也被表示为连接到该局部总线103上。由于本专利技术所实现的工作站或计算机系统，很大程度上在技术上已知并且包括对于熟练的技术人员来讲公知的电子部件和电路。而且，由于现有说明被认为对于理解和认识本专利技术的基本概念来讲已足够了，并且也为了不脱离或歪曲本专利技术的教导，因此除了图1中所示的内容外，不再说明其它的系统级细节。在图2中，图1的数据总线仲裁电路111包括主要的仲裁输入和输出信号。输入信号包括总线许可信号BG，该总线许可信号每隔时间N被设置使得存储控制器电路105授权访问给一系统部件以访问局部总线103；传送开始信号TS；地址确认信号AACK；传送类型信号TT，该信号可表示为多种信息传送类型中的一种，信息传送类型包括读信号，写信号，脉冲串式读信号，脉冲串式写信号，等等，但并不仅限于这些。其它的仲裁输入信号包括地址重试信号ARTRY；传送确认信号TA；传送脉冲串式信号TBST；和硬件复位信号HRESET。数据总线仲裁电路提供数据总线许可输出信号DBG。每一个总线主控器有唯一的BR(总线请求)，BG(总线许可)，和DBG。一个设备，例如一个处理器，当需要开始数据传送时将设置一BR。地址总线仲裁器将通过以总线许可信号BG响应来授权总线，然后处理器将设置传送开始信号TS以开始传送。然后数据总线仲裁器将通过数据总线许可信号DBG来授权该数据总线。如图3所示，数据总线仲裁电路111包括三个主要的状态机，它们是传送确认状态机301，控制状态机303和L2流式存取检测状态机305。传送确认状态机接收控制状态输入信号，该控制状态输入信号表示多个控制状态中的一种。传送确认状态机还接收输入信号TA，DBB(由控制状态机303的输出提供)，TS，TT(0.4)和TBST。传送确认状态机提供被用作控制状态机303的一个输入的输出计数状态信号控制状态机303接收其它的输入，包括TS，BG，AACK，ARTRY，TT(0.4)和来自L2流式存取检测状态机305输出的L2流式存取检测信号LSD(0.4)。控制状态机303提供一种控制状态(0.3)输出信号，该信号被用作传送确认状态机301的输入。控制状态机303还输出DBB输出信号，其中该DBB输出信号被用作L2流式存取检测状态机305的一个输入。第三个输出信号，数据总线许可信号DBG，也是来自数据总线仲裁电路201的输出信号，由控制状态机303提供。来自L2流式存取检测状态机305的输出信号LSD(0.4)作为一个输入被应用到控制状态机303上。L2流式存取检测状态机305接收输入信号，输入信号包括TS，TT(0.4)，TA信号，并且还包括由控制状态机303的输出所提供的DBB信号。在图4和图5中所说明的时序图，是为了阐明所示的不同系统信号间的关系，例如为了实现这里所公开的方法而指定状态机301，303和305的请求。状态机301，303和305能以不同的特定逻辑实现方式构造以实现所示系统信号间的不同时序关系。图4中，说明了在没使用所公开的快速L2流式存取技术的系统中的不同信号。图4中的时序图提供了一个从L2高速缓冲存储器读取一个“2-高速缓冲存储器-行”(2-cache-line)时的一般情况下的时序关系的例子。在图5中，所示的信号关系对于实现用于L2高速缓冲存储器的快速L2流式存取方法是本文档来自技高网...

【技术保护点】
一种用于信息处理系统的仲裁电路，所述信息处理系统包括总线，所述信息处理系统还包括高速缓冲存储器和处理器，所述高速缓冲存储器和所述处理器被连接到所述总线上，所述仲裁电路包括：连接到所述总线上的第一个电路设备，该第一个电路设备选择地用于提供表示所述信息处理系统计数状态的计数输出信号；连接到所述总线上的第二个电路设备，该第二个电路设备选择地用于提供表示所述高速缓冲存储器流式存取状态的流式存取输出信号；及连接到所述总线上的第三个电路设备，该第三个电路设备响应所述计数输出信号和流式存取输出信号以选择地提供数据总线许可信号，该数据总线许可信号被连接到所述高速缓冲存储器，所述高速缓冲存储器响应该数据总线许可信号以使高速缓冲存储器流式存取状态有效，所述高速缓冲存储器在所述流式存取状态中是有效的，以传送来自所述高速缓冲存储器的顺序信息而不必插入等待状态。

【技术特征摘要】
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【专利技术属性】
技术研发人员：保罗戈登罗伯特森，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：US[美国]