传送已寄存的数据至PCI总线的装置与方法制造方法及图纸

提供一种传送已寄存的数据至ＰＣＩ总线的装置与方法，该装置与方法可减少输出信号的延迟时间，且不需大幅增加电路复杂度。该装置使用一２Ｒ１Ｗ数据缓冲器提前一个ＰＣＩ总线的实际ＡＤ动作的脉冲周期送出目前相位数据和下一相位数据，并使用多工器依据选择信号选择目前相位数据或下一相位数据。而该选择信号是由ＩＲＤＹ＃信号和ＴＲＤＹ＃信号进行或运算的结果。这装置在实际ＡＤ动作周期时使用触发器来将多工器的输出信号驱动到ＰＣＩ总线。因此，本发明专利技术的装置不但可减少输出信号的延迟时间，且易于实施。（*该技术在2021年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术系有关于传送数据的方法与装置，特别是关于可减少输出信号的延迟时间且不需大幅增加电路复杂度的传送已寄存的数据至PCI总线的装置与方法。电脑系统通常采用一个或多个周边总线使各种装置之间能相互联系。这些装置(agent)之间的联系一般依据协定来执行。其中一项协定是外设部件互连(PCI)总线，当脉冲频率在66MHz时，允许每秒266Mb的数据通讯频宽。基本上同时会有很多装置连接至PCI总线。当请求端发送总线动作(bustransaction)至其他接收端时，PCI总线即执行数据运送。请求端被称为“主控端”，而接收端被称为“受控端”。当主控端输出地址/命令至受控端后，若主控端的命令是“写入”动作，则主控端接着输出一组数据，同时受控端将地址/命令解码并接收数据；若主控端的命令是“读取”动作，则受控端回送数据。因此，总线动作包含一个地址相位(address phase)以及之后的一个或多个数据相位(dara phase)。PCI数据传送是由FRAME#、IRDY#及TRDY#等三个信号来控制。FRAME#信号是由主控端驱动，藉以表示传送动作的起始和结束。IRDY#信号亦由主控端驱动，藉以将主控端准备传送数据的信息告知受控端。而TRDY#信号是由受控端驱动，藉以将受控端准备传送数据的信息告知主控端。若FRAME#和IRDY#信号两者被不使能时，接口是处在闲置状态。当FRAME#信号被使能时，被视为地址相位，且地址/总线命令码在第一脉冲边缘被送出。当IRDY#和TRDY#两者被使能时，数据在之后的数据相位期间被送出。当主控端结束最后的数据传送，FRAME#信号被不使能。在受控端完成最后的数据传送之后，TRDY#信号也是不使能，且接口回到闲置状态。附图说明图1显示公知主控端的输出控制逻辑连接至PCI总线的功能方块图。PCI总线的规定中定义超过47个脚位，但是在本图中仅标示出AD总线AD101。目前相位数据指针105、目前相位地址指针106、以及地址相位选择信号107是装置的内部状态信号。目前相位数据指针105和目前相位地址指针106是由输出动作控制的指针，藉以分别切换储存在缓冲器113和112的数据和地址。地址相位选择信号107是用来选择地址相位或数据相位。多工器111和I/O缓冲器110是用来驱动信号至PCI总线。数据缓冲器和地址缓冲器可以是任何形式的实施。图2是描述图1公知主控端的运作的时序图。本图上半部显示主控端的内部信号的波形，以及下半部显示由主控端驱动输出信号至PCI总线的波形。在第三脉冲周期，该主控端利用多工器111根据地址相位选择信号107选择从地址缓冲器112所输出的地址Aj，且经过该多工器111与I/O缓冲器110的延迟D2后，将地址Aj驱动至PCI总线。在下一个脉冲周期时，地址相位选择信号107被不使能，该主控端利用多工器111根据地址相位选择信号107选择从数据缓冲器113所输出的数据Dj，且经过该多工器111与I/O缓冲器110的延迟D3后，将数据Dj驱动至PCI总线。因为无数据转换产生在第六脉冲周期，Dj是维持驱动至PCI总线。在第六脉冲周期之后，TRDY#和IRDY#信号两者同时被使能，目前相位数据指针105的指针j将改变为j+1。此外，由多工器111和I/O缓冲器110产生输出延迟，数据相位改变从Dj到Dj+1也导致一些延迟。此外，如图1所示主控端在驱动AD信号至PCI总线之前，将包含大量的延迟，例如D1和D2。该延迟将减低受控端在接收同一PCI总线信号的可利用时间。当时序周期变的越来越短时，将难以使受控端有效地处理信号。举例而言，当时脉冲频率在66MHz且时序周期为15ns时，受控端将无法在此短或甚至更短时序期间内处理信号。为了解决上述延迟问题，图3揭示出具有两层管线(pipeline)的其他电路。图3所示的功能方块图系描述公知的管线式装置的输出控制逻辑。在这电路结构中，在发送到PCI总线之前，先将输出信号寄存，且在信号被传送之前，由1R1W数据缓冲器310提前一个周期准备数据，该数据即为下一数据321。显然地，该电路必须使用其他寄存器，藉以在第一数据输出于PCI总线之前储存初值相位数据。如图3所示，该电路使用二个多工器311和312、以及二个触发器313和314来保持初值数据直到数据传送成功。然而，图3的电路相当复杂。本专利技术的目的是提供一种可以减少输出信号延迟时间且不需大幅增加电路复杂度的传送已寄存数据至PCI总线的装置与方法。根据本专利技术的传送已寄存的数据至PCI总线的装置，包含一数据缓冲器，用来储存多个寄存数据，并根据目前相位数据指针和下一相位数据指针来分别输出目前数据信号和下一数据信号；一地址缓冲器，用来储存地址，并依据目前相位地址指针输出目前地址；一第一多工器，系接收数据缓冲器的目前数据信号和地址缓冲器的地址，并根据地址相位选择信号输出目前数据信号或地址；一逻辑门，系从PCI总线接收IRDY#信号和TRDY#信号，并输出数据转换选择信号；一第二多工器，系接收数据缓冲器的下一数据信号和第一多工器输出的信号，并根据数据传送选择信号输出下一数据信号或第一多工器的输出信号；及一触发器，系接收第二多工器的输出，并根据参考脉冲将该第二多工器输出的信号驱动至该PCI总线。一种传送已寄存的数据至PCI总线的方法，包含以下步骤(a)地址输出步骤，由地址缓冲器输出一地址信号到一第一多工器；(b)数据输出步骤，由一数据缓冲器分别输出目前数据信号和下一数据信号到前述第一多工器和一第二多工器；(c)第一逻辑步骤，由前述第一多工器依据一地址相位选择信号输出前述目前数据信号或前述地址信号；(d)第二逻辑步骤，由前述第二多工器依据一数据传送选择信号输出前述下一数据信号或前述第一多工器输出的信号；及(e)驱动步骤，由一触发器根据工作脉冲送出前述第二多工器的输出信号到PCI总线。因此，藉由运用IRDY#信号和TRDY#信号的组合来切换由2R1W数据缓冲器所输出的目前数据与下一数据，并提前一个工作周期将地址或数据传送到触发器输入端，最后再由触发器根据工作脉冲送出数据或地址到PCI总线。故数据或地址只会受到触发器的延迟。图1是公知主控端输出控制逻辑的功能方块图。图2是描述图1公知主控端实际操作的时序图。图3是公知主控端的另一输出控制逻辑的功能方块图。图4是本专利技术应用于主控端的输出控制逻辑的功能方块图。图5是描述图4实际操作的电路的时序图。图6是本专利技术应用于受控端的输出控制逻辑的功能方块图。图7是描述图6实际操作的电路的时序图。以下参考附图详细说明本专利技术传送已寄存的数据至PCI总线的装置与方法，藉以在不大幅增加电路复杂度下，减少操作送出信号的延迟时间。图4显示本专利技术应用于主控端的输出控制逻辑的功能方块图。在本实施例中，主控端400包含储存复数数据的二读一写(2R1W)数据缓冲器410、一储存多个地址的地址缓冲器411。该2R1W数据缓冲器410依据目前相位数据指针407和下一相位数据指针406分别输出目前数据404和下一数据403，同时该1R1W地址数据缓冲器411依据目前相位地址指针408输出目前地址405。该主控端400更包含一第一多工器412和一第二多工器413，藉以选择目前数据404、本文档来自技高网...

【技术保护点】
一种传送已寄存的数据至ＰＣＩ总线的装置，包含：一数据缓冲器，用来储存多个寄存数据，并根据目前相位数据指针和下一相位数据指针来分别输出目前数据信号和下一数据信号；一地址缓冲器，用来储存地址，并依据目前相位地址指针输出目前地址；一第一多工器，系接收前述数据缓冲器的前述目前数据信号和前述地址缓冲器的前述地址，并根据地址相位选择信号输出前述目前数据信号或前述地址；一逻辑门，系从ＰＣＩ总线接收ＩＲＤＹ＃信号和ＴＲＤＹ＃信号，并输出数据转换选择信号；一第二多工器，系接收前述数据缓冲器的前述下一数据信号和前述第一多工器输出的信号，并根据前述数据传送选择信号输出前述下一数据信号或前述第一多工器输出的信号；及一触发器，系接收前述第二多工器的输出，并根据参考脉冲将该第二多工器输出的信号驱动至该ＰＣＩ总线。

【技术特征摘要】

【专利技术属性】
技术研发人员：林昌辅，林志柔，
申请(专利权)人：矽统科技股份有限公司，
类型：发明
国别省市：71[中国|台湾]