本发明专利技术提供一种在设计ＬＳＩ之际既可以避免设定过度的设计余量，又可以在设定的设计余量中反映实际的ＬＳＩ特征的ＬＳＩ设计余量的设定方法。将从反映ＬＳＩ设计上的特征的测试芯片的电路特性中抽出来的仿真信息作为参数，通过进行基于电路模型（１２０）的电路仿真（Ｓ１０５），预测ＬＳＩ的延迟合格率与针对制造离散偏差而设定的下降系数（设计余量）的关系。然后，根据预测的上述关系，算出满足ＬＳＩ所要求的希望合格率（１２１）的特定下降系数（Ｓ１０９）。
【技术实现步骤摘要】
本专利技术涉及在进行ASIC(专用集成电路)或者系统LSI等的设计之际，考虑到由于制造过程上的离散偏差所造成的性能上的离散偏差，而采用的设计余量的设定技术。
技术介绍
近年，随着制造技术的发展，晶体管的微小化或者集成度在迅速提高，可以在CMIS(互补金属绝缘半导体)半导体集成电路(以下称LSI)的单芯片上实现各种各样的功能。在开发这样的LSI时，通常要设置设计的盈余即所谓设计余量。在设定设计余量上应该考虑的因素中，作为对电路特性造成的影响的因素，并不只是电路动作环境的电压以及温度，还包括制造时的离散偏差或者波动。用图19可以对由制造这样的LSI时的离散偏差或者波动而产生的信号传输延迟进行说明。图19是将包含于ASIC或系统LSI等之中的逻辑电路分解为多个信号通路的电路图。如图19所示，一般包含于ASIC或系统LSI等之中的逻辑电路1的信号通路，比如可以分解为包含在一对触发器2之间的N段(N是自然数)的电路单元(第一电路单元～第N电路单元)3的信号通路4。N段电路单元3的各电路单元，一般由反相器、与非门、或非门等逻辑电路元件所组成。而且，通过由布线构成的信号通路4将这些反相器等构成的N段电路单元3连接起来。在设计这样的逻辑电路1时，要求将信号在由信号通路4连接的N段电路单元3中进行传输所产生的信号传输延迟时间(以下略称延迟时间)控制在根据输入逻辑电路1的时钟信号的周期(多数情况下，为动作频率或时钟频率的倒数，或者它们的整数倍的周期)所确定的时间之内。该关系由下式(1)表示。tcycle≥Σi=1Nti+tothers······(1)]]>式中，tcycle表示设计逻辑电路1时要求的延迟时间的上限，ti表示将输入到N段电路单元3之中的第i段电路单元的信号在输出之前所延迟的时间(延迟时间)，∑ti表示由一对触发器2之间的各电路单元产生的信号传输延迟时间ti的总和，而tothers表示一对触发器2的设置时间以及时钟信号的变形等的总和。一般，设计余量要将上述延迟时间考虑进去而进行设定，因此如以下公式(2)所示，将造成信号传输延迟的种种延迟变动原因，用分别系数化的被称为下降系数(derating factor)的系数(P、V、T)来表示。Tworst＝ttyp×Pworst×Vworst×Tworst……(2)式(2)中Tworst表示延迟时间∑ti的最差值，ttyp表示延迟时间∑ti的标准值，P表示将制造的离散偏差作为延迟变动原因而系数化的下降系数，T表示将温度宽作为延迟变动原因而系数化的下降系数。采用这样的下降系数，首先，求出延迟时间∑ti的标准值ttyp，然后，将在这个标准值ttyp上乘以各下降系数的最差值并将其作为最差条件下的延迟时间最差值而简单地估算出来。其结果，可以方便地设计出逻辑电路。下降系数的具体值在图20中表示。图20是表示式(2)所示的下降系数P、V、以及T的各自的最佳值(best)、标准值(typ)、以及最差值(worst)的图。如图20所示，在由P、Y、以及T的任一个表示的各下降系数中，分别有最佳值、标准值以及最差值。以标准值为1来确定其中的最佳值以及最差值。将这些下降系数的最差值代入式(2)，则由下式(3)可以算出延迟时间的最差值tworst。另一方面，也可以同样地从以下式(4)求出延迟时间的最佳值tbest。然后，在相当于在这样算出的延迟时间的最佳值tbest以及最差值tworst的时间延迟的条件下，确认电路设计时的LSI的动作。tworst＝ttyp×1.4×1.15×1.1 ……(3)tbest＝ttyp×0.6×0.85×0.9……(4) 但是，LSI的质量，可以通过在LSI设计中设定很大的余量来确保安全，但是安全是能够确保了，在电路设计中却会产生很多浪费。比如，由于增大电路规模，会导致使LSI的动作频率的性能降低。所以，应该提倡不过度的适当的设计余量，并且如果没有根据良好的设计余量去进行LSI设计的技术，就很难有效地开发出能够满足最近的数字信号处理器在性能和质量两方面的要求的最佳的LSI。但是，对应制造离散偏差而设定适当的设计余量，由于制造的离散偏差的发生机制复杂，因此并不容易。即，相对于电压或温度引起的离散偏差，可以根据电路分别对一个变量的响应来设定，而用于确定制造离散偏差的变量(过程变量)有很多，因此，对应制造离散偏差而设定适当的设计余量是困难的。因此，以往对于制造的离散偏差，采用如图21所示的LSI的设计余量的设定方法。以下进行详细说明。图21是表示以往的LSI设计余量的设定方法的各工序的图。图22是表示在图21所示的以往的LSI设计余量的设定方法中的拐点条件设定工序S14中被确定的过程变量的变动幅度的图。如图21所示，首先，在测试芯片设计工艺S10中，设计要制造的LSI的测试芯片。接着，在测试芯片试作工序S11中，试作在测试芯片设计工序S10中设计的测试芯片。接着，在测试芯片评价工序S12中，测定构成在测试芯片试作工序S11中试作的测试芯片的元件(晶体管等)的成为标准的特性(标准特性)，比如作为晶体管的标准特性，而测定晶体管的电压—电流特性。接着，在标准参数的抽出工序S13中，根据在测试芯片评价工序S12中测定的测试芯片的标准特性，抽出后述的电路仿真工序S15中采用的SPICE(Simulation Program with Integrated Circuit Emphasis)参数的标准值。接着，在拐点条件设定工序S14中，确定在标准参数抽出工序S13中抽出的SPICE参数通过制造过程而变动的宽度(变动幅度)。具体地，根据过程变量的制造过程的变动幅度所规定的离散偏差规格20等，如图22所示地确定起因于制造的离散偏差的栅极长度、阈值电压、以及栅氧化膜厚度等的过程变量的变动幅度。图22是表示根据离散偏差规格20而确定的过程变量的变动幅度的一例的图。如图22所示，由基于离散偏差规格20，可以确定起因于制造离散偏差的栅极长度、阈值电压以及栅氧化膜厚等的各过程变量的变动幅度，即最小值(min)以及最大值(max)。然后，将这些过程变量的变动幅度反映到由晶体管的标准特性得到的SPICE参数的标准值中后，则可以得到作为SPICE参数的拐点条件的最小值以及最大值。另外，一般，基于离散偏差规格20确定的SPICE参数的拐点条件之中的最高值(上限)，选择从过程变量的变动幅度的标准值(μ)中，减去标准偏差(σ)的3倍值。另一方面，拐点条件的最低值(下限)，选择在过程变量的变动幅度的标准值(μ)上加上标准偏差(σ)的3倍值。接着，在电路仿真工序S15中，采用简单的电路模型21进行SPICE参数的标准值以及拐点条件的电路仿真。具体的工序如图23所示。图23是详细地表示图21所示的电路仿真工序S15以及其后进行的LSI延迟离散偏差预测工序S16的图。如图23所示，电路仿真工序S15具体地由标准SPICE仿真工序S15a和慢速SPICE仿真工序S1本文档来自技高网...
【技术保护点】
一种ＬＳＩ设计余量的设定方法，其特征在于，具备： 在设计ＬＳＩ之际，对制造离散偏差而设定的设计余量与合格率之间的关系进行预测的工序；和 基于所预测的所述关系，算出满足规定的合格率的特定设计余量的工序。
【技术特征摘要】
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【专利技术属性】
技术研发人员：米泽浩和，
申请(专利权)人：松下电器产业株式会社，
类型：发明
国别省市：JP[日本]
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