称Q进制、进位行数字工程方法和处理器技术

本发明专利技术涉及数字工程方法和处理器领域，提出又一种新的数字工程方法，显著提高运算速度，而且大大降低笔算的出错率。本发明专利技术采用“称Ｑ进制”“进位行方法”：将参与运算的Ｋ个普通Ｑ进制数转换成称Ｑ进制数。然后对Ｋ个数一起进行称Ｑ进制的求和。从最低位开始或各位同时“按位加”，和数记入下一运算层，同时所得“称Ｑ进位”，则存放到下一运算层的任一进位行中与该位相邻的高位处。经过如此反复运算，直至不产生“称Ｑ进位”为止。则最后一次“按位加”所得和数，即为所求称Ｑ进制加法结果。本发明专利技术同时提供了数字工程领域的称Ｑ进制、进位行处理器。

【技术实现步骤摘要】

本专利技术涉及数字工程方法和处理器领域，特别是处理器的运算器
技术介绍
数字工程包括数控机床、大中型数字化设备和数字系统工程等等。本专利技术中“数字工程”是专指“数字计算系统工程”。它不是解决一个个具体的算题、或定理证明、或几何问题、或某种数学思想，而是解决四则运算法则等计算系统本身的数字工程实现技术方案。它与具体的计算工具密切相关。众所周知，“计算”有好多种，除“近似计算”、“模拟计算”及“无工具计算”(心算、指算、口算，包括口诀、速算、估算)外，则为“采用工具的数字计算”。“采用工具的数字计算”历史上包括笔算、珠算、机械算、电算，以及筹算等。现代仅剩下三种，这就是数字电算、珠算、笔算。与此相应的数字计算系统工程也就仅有三种数字计算机；算盘；采用笔和纸进行笔算的数字计算系统工程，简称为“笔算工程”。四则运算是数的最基本运算。正如恩格斯所说“四则(一切数学的要素)。”《1》加法又是四则运算的最基本的运算。因此，我们理所当然应当对四则运算，尤其是对加法运算给予特别的关注。当前数字工程方法中的四则运算，首先是加法，有许多不尽如人意之处。主要表现为运算速度慢；在减法中，未能充分利用负数的作用，而且，不能“连减”。尤其在加减联合运算中，不能一步到位；在乘法中，加法的缺点更加扩大严重；在除法中，上述缺点依旧。总之，在最小的数体——有理数体中，四则运算情况并不满意。在笔算数字工程中，对运算的解剖，表明存在一些隐含的操作程序，以至产生“隐患”。以加法为例，例一“两数相加”，算式如式一。其中，十位上的和数3，解剖一下，其微程序操作是 个位上来的进位(见标志) 十位上5、7两数字与低位进位相加，即(5+7+1)。取其和的 式一 式二个位。 上列(5+7+1)和的进位送到高位(见标志)。其余各位情况类似。又如例二，设三数求和，算式如式二78+297+259＝634。如图可见，上述情况更为加重。显然，存在下列缺点a.进位标示困难。若用小数字表明，则易混淆且字面积受限。特别是表456789时就更烦人；若以“.”字写在数字间，则易与小数点混淆且表示456789也不便；若以手指数数，则速度慢且不方便；若心算，则费脑力且易错。总之，比较讨厌，易出错。b.一般两数相加时，每一位上要有三个数相加求和。于是，需三重运算。三及三以上个数相加求和时，则更不方便。c.验算困难。一般采用重做一遍，费时费力。减法比加法麻烦。而且不能在同一竖式中“连减”，必须断开。特别在加减联合运算时，不能一步到位。乘除法中，这类情况更为严重。而且，加减乘除运算格式不统一，除法时另起炉灶。另一方面，在电子计算机的数字工程中，同样有大量的数值运算。这些数一般均采用普通二进制数制来表示。其负数常以原码、反码、补码、移码之类来表示。在现有计算机中运算均以二个数运算，而无法实现“多重运算”。所谓“多重运算”，是指多于二个数同时进行加减。在采用其他普通Q进制等普通数制的电子计算机中，存在相应的许多复杂性。
技术实现思路
本专利技术提出又一种新的数字工程方法，显著提高运算速度；同时加强运算正确性的保障，在“笔算工程”中，大大降低笔算的出错率。本专利技术的另一个目的是提供又一种新的处理器，在现有研制技术的基础上，在设备量相近的情况下，显著提高电子计算机的运算速度。根据本专利技术的一个方面，提供一种称Q进制、进位行数字工程方法，采用“称Q进制”的“进位行方法”。包括以下步骤第1步，设K个普通Q进制数参予运算，K为≥2的正整数，Q为自然数；将这些数转换成称Q进制数；第2步，对K个数同时进行称Q进制的求和运算，从最低位开始或各位同时按位相加，即在某一位上，取K个数中的二个数按位相加，得到“按位和”为该位这二个数相加的和数，将此和数记入下一运算层，作为“部份和”数；同时所得“称Q进位”，则存放到下一运算层的任一进位行中与该位相邻的高位处；第3步，在该位上取K个数中的另二个数，进行第2步的运算，如此反复，直至K个数均取完为止；当K个数中仅剩下一个数时，则直接移至下一运算层的同一位上作为“部份和”数；第4步，在上述某位的相邻高位上，重复第2步及第3步的运算，直至K个运算数的每一位都已全部操作；当K个数的各位同时进行第2步及第3步运算时，则本步可跳越过去；第5步，在下一个运算层中，将上述“按位和”数与进位行中的“进位数”进行前述第2步、第3步、第4步求和运算；第6步，重复第2步至第5步的运算，直至不产生“称Q进位”为止，则最后一次“按位加”所得和数，即为所求称Q进制加法运算结果。上述称Q进制数可以不编码；或以普通二进制数编码；或以正负码等来编码；或以全一码来编码，即将各个称Q进制数的每一位数S，都以|S|个1从最低位顺序至高位排列来对应，其余高位均为0，总位数则为Q/2位；同时，将称Q进制数中该位的数符，即表示该位为正为负，作为相应全一码中每一位上的数符。全一码编码称Q进制数时，二数加法仅为二数中1的不重复排列，称为“排1”。上述运算数是称Q进制数，Q为＞1的正奇数；或者是普通对称Q进制数，Q为＞1的整数；或者是混数数制数。根据本专利技术的另一个方面，提供一种称Q进制、进位行处理器，包括输入逻辑，K重运算器，输出转换逻辑及控制器组成；其中，K重运算器及控制器组成称Q运算控制逻辑；称Q进制数经全一码编码移位寄存器输入逻辑至K重运算器；K重运算器中，称Q进制数经K重运算获得称Q进制数的结果，经由编码器输出转换逻辑以称Q进制数或普通Q进制数、或普通十进制数通过输出逻辑输出，控制器协调控制整个运算控制的逻辑；其中，为K个寄存器中的每个寄存器的每一位分配一个符号位，该符号位为普通二态触发器；K个寄存器存放输入的K个称Q数。在运算过程中，两个输入寄存器的某位数，经累加器累加得到该位的和与高位进位，此“部份和”数送至其中一个输入寄存器中，替换原存数；此进位送至其中另一个寄存器的相邻高位，替换原存数；当下一个运算指令到达时，将进位数与“按位和”数送入累加器再进行相加；如此重复，最后再经累加器获得所求和数。处理器中所述运算数用全一码编码来表示；或者，以普通二进制数8421码等来编码；或者，不编码。上述“K重运算器”当K值较大时，可以进行分级放大。当采用全一码编码时，K重运算器中的累加器可以省略；处理器中运算数是称Q进制数，Q为＞1的正奇数；或者是普通对称Q进制数，Q为＞1的整数；或者是混数数制数。处理器中元器件为二值元器件；或者三值元器件；或者三值以上元器件。附图说明图1是称Q进制计算机总逻辑框图。图2是称Q进制、进位行处理器(运算控制)逻辑框图；图3是K重运算器一位的逻辑框图；图4是对冲逻辑(对冲器)的逻辑框图；图5是划Q逻辑(划Q器)的逻辑框图；具体实施方式第一部分 称Q进制、进位行数字工程方法1.《进位行方法》1.1进位与《进位行方法》在电子计算机中，运算速度提高的关键之一，就在于“进位”。进位的获得，进位的存贮以及进位的参予运算都是至关重要的。“进位”就是争“速度”。在笔算工程中，还直接影响到“出错率”。所谓《进位行方法》就是，在运算过程中，将产生的进位存放在参予运算与“按位和”数同等的位置上，然后与“按位和”一起进行运算。通常将同运算层中两数相加时，各位上的进位排列成一行，称为“进位行”。(运算层的概念本文档来自技高网...

【技术保护点】
一种称Ｑ进制、进位行数字工程方法，包括以下步骤：第１步，设Ｋ个普通Ｑ进制数参予运算，Ｋ为≥２的正整数，Ｑ为自然数；将这些数转换成称Ｑ进制数；第２步，对Ｋ个数同时进行称Ｑ进制的求和运算，从最低位开始或各位同时按位相加，即在某一 位上，取Ｋ个数中的二个数按位相加，得到“按位和”为该位这二个数相加的和数，将此和数记入下一运算层，作为“部份和”数；同时所得“称Ｑ进位”，则存放到下一运算层的任一进位行中与该位相邻的高位处；第３步，在该位上取Ｋ个数中的另二个数，进行 第２步的运算，如此反复，直至Ｋ个数均取完为止；当Ｋ个数中仅剩下一个数时，则直接移至下一运算层的同一位上作为“部份和”数；　第４步，在上述某位的相邻高位上，重复第２步及第３步的运算，直至Ｋ个运算数的每一位都已全部操作；当Ｋ个数的各位同 时进行第２步及第３步运算时，则本步可跳越过去；第５步，在下一个运算层中，将上述“按位和”数与进位行中的“进位数”进行前述第２步、第３步、第４步求和运算；第６步，重复第２步至第５步的运算，直至不产生“称Ｑ进位”为止，则最后一次 “按位加”所得和数，即为所求称Ｑ进制加法运算结果。...

【技术特征摘要】

【专利技术属性】
技术研发人员：李志中，徐菊园，
申请(专利权)人：李志中，
类型：发明
国别省市：33[中国|浙江]