半导体存储器装置及其操作方法制造方法及图纸

半导体存储器装置及其操作方法。半导体存储器装置包括储存器、缓冲器和控制逻辑。储存器存储第一算法数据。缓冲器存储与第一算法数据至少部分不同的第二算法数据。控制逻辑被配置为选择性地接收第一算法数据和第二算法数据。

【技术实现步骤摘要】
半导体存储器装置及其操作方法
本公开涉及一种电子装置，并且更具体地，涉及一种半导体存储器装置及其制造方法。
技术介绍
半导体存储器装置可以以其中串水平地布置在半导体基板上的二维结构形成。半导体存储器装置也可以以其中串垂直地层叠在半导体基板上的三维结构形成。三维半导体存储器装置是被设计为通过利用垂直层叠在半导体基板上的多个存储器单元来解决关于二维半导体存储器装置的集成度的限制的存储器装置。
技术实现思路
在实施方式中，根据本公开的实施方式的半导体存储器装置包括储存器、缓冲器和控制逻辑。储存器存储第一算法数据。缓冲器存储与第一算法数据至少部分不同的第二算法数据。控制逻辑被配置为选择性地接收第一算法数据和第二算法数据。在实施方式中，根据本公开另一实施方式的半导体存储器装置包括存储器单元阵列、读写电路、缓冲器、储存器和控制逻辑。存储器单元阵列包括多个存储器单元。读写电路对存储器单元阵列执行编程操作、读取操作和擦除操作中的任何一个。缓冲器存储输入至读写电路的数据和从读写电路输出的数据中的至少一个。储存器存储第一算法数据。控制逻辑控制读写电路以及缓冲器的操作。缓冲器存储与第一算法数据至少部分不同的第二算法数据。控制逻辑选择性地接收第一算法数据和第二算法数据。根据本公开的又一实施方式，一种操作包括存储第一算法数据的储存器、缓冲器和控制逻辑的半导体存储器装置的方法包括：向缓冲器输入与第一算法数据至少部分不同的第二算法数据；以及将第一算法数据和第二算法数据中的一个选择性地加载至控制逻辑，并基于所加载的算法数据来执行操作。附图说明现在将在下文中参照附图更全面地描述示例实施方式；然而，它们可以以不同的形式实施，并且不应被解释为限于本文阐述的实施方式。相反，提供这些实施方式使得本公开将是彻底和完整的，并且将示例实施方式的范围完全传达给本领域技术人员。在附图中，为了图示清楚，可能夸大了尺寸。将理解的是，当元件被称为在两个元件“之间”时，它可以是两个元件之间的唯一元件，或者也可以存在一个或更多个中间元件。贯穿全文，相似的附图标记指代相似的元件。图1是例示根据本公开的实施方式的半导体存储器装置的框图。图2是例示图1的存储器单元阵列的实施方式的框图。图3是例示图2的存储块BLK1至BLKz中的任何一个存储块的实施方式的电路图。图4是例示图2的存储块BLK1至BLKz中的任何一个存储块的另一实施方式的电路图。图5是例示图1的存储器单元阵列的另一实施方式的框图。图6A是例示在示例性半导体存储器装置中传送算法数据的配置的图。图6B是例示传送根据本公开的实施方式的半导体存储器装置的算法数据的配置的图。图7是例示根据本公开的实施方式的控制逻辑的示例性实施方式的框图。图8是例示将算法数据存储在图7所示的控制逻辑的高速缓存(cache)缓冲器中的操作的图。图9A和图9B是例示图7所示的控制逻辑的第一操作的图。图10A和图10B是例示图7所示的控制逻辑的第二操作的图。图11是例示根据本公开的实施方式的操作半导体存储器装置的方法的流程图。图12是例示图11的步骤S200的示例性实施方式的流程图。图13是例示包括图1的半导体存储器装置的存储器系统的框图。图14是例示图13的存储器系统的应用示例的框图。图15是例示包括参照图14描述的存储器系统的计算系统的框图。具体实施方式仅例示了根据在本说明书或申请中公开的构思的实施方式的具体结构性描述或功能性描述，以描述根据本公开的构思的实施方式。根据本公开的构思的实施方式可以以各种形式执行，并且描述不限于在本说明书或申请中描述的实施方式。将理解的是，尽管术语“第一”、“第二”、“第三”等在本文中用于描述各种元件，但是这些元件不应受这些术语的限制。这些术语仅用于将一个元件和另一元件区分开。因此，在不脱离本公开的教导的情况下，一些实施方式中的第一元件可以在其它实施方式中被称为第二元件。此外，将理解的是，当元件被称为“连接”或“联接”到另一元件时，其可以直接连接或联接到另一元件，或者可以存在中间元件。相反，当一个元件被称为“直接连接”或“直接联接”至另一元件时，则不存在中间元件。本公开的实施方式提供了一种操作灵活性得到了改善的半导体存储器装置及操作该半导体存储器装置的方法。本技术可以提供一种操作灵活性得到了改善的半导体存储器装置及其操作方法。图1是例示根据本公开的实施方式的半导体存储器装置的框图。参照图1，半导体存储器装置100包括存储器单元阵列110、地址解码器120、读写电路130、控制逻辑140、电压发生器150、高速缓存缓冲器160和只读存储器ROM。存储器单元阵列110包括多个存储块BLK1至BLKz。多个存储块BLK1至BLKz通过行线RL连接到地址解码器120。多个存储块BLK1至BLKz通过位线BL1至BLm连接到读写电路130。多个存储块BLK1至BLKz中的每个包括多个存储器单元。作为实施方式，多个存储器单元可以是非易失性存储器单元，并且多个存储器单元可以具有垂直沟道结构。存储器单元阵列110也可以被配置为二维结构的存储器单元阵列。然而，根据实施方式，存储器单元阵列110可以被配置为三维结构的存储器单元阵列。根据实施方式，存储器单元阵列110中所包括的多个存储块BLK1至BLKz中的每个可以包括多个子块。例如，多个存储块BLK1至BLKz中的每个可以包括两个子块。在另一示例中，多个存储块BLK1至BLKz中的每个可以包括四个子块。存储块中所包括的子块不限于此，并且在每个存储块中可以包括各种数量的子块。此外，存储器单元阵列中所包括的多个存储器单元中的每个可以存储至少一位的数据。在实施方式中，存储器单元阵列110中所包括的多个存储器单元中的每个可以是存储一位数据的单级单元(SLC)。在另一实施方式中，存储器单元阵列110中所包括的多个存储器单元中的每个可以是存储两位数据的多级单元(MLC)。在又一实施方式中，存储器单元阵列110中所包括的多个存储器单元中的每个可以是存储三位数据的三级单元。在再一实施方式中，存储器单元阵列110中包括的多个存储器单元中的每个可以是存储四位数据的四级单元。根据实施方式，存储器单元阵列110可以包括各自存储五位或更多位数据的多个存储器单元。地址解码器120、读写电路130以及电压发生器150作为驱动存储器单元阵列110的外围电路操作。地址解码器120通过行线RL连接至存储器单元阵列110。地址解码器120被配置为基于控制逻辑140的输出而进行操作。地址解码器120被配置为对接收到的地址当中的块地址进行解码。地址解码器120基于经解码的块地址来选择至少一个存储块。另外，地址解码器120在读取操作期间发生的读取电压施加操作期间，向被选存储块的被选字线施加由电压发生器150生成的读取电压Vread。地址解码器120还向其余未选字线施加通过电压V本文档来自技高网...

【技术保护点】
1.一种半导体存储器装置，该半导体存储器装置包括：/n储存器，所述储存器被配置为存储第一算法数据；/n缓冲器，所述缓冲器被配置为存储与所述第一算法数据至少部分不同的第二算法数据；以及/n控制逻辑，所述控制逻辑被配置为选择性地接收所述第一算法数据和所述第二算法数据。/n

【技术特征摘要】
20191128 KR 10-2019-01559391.一种半导体存储器装置，该半导体存储器装置包括：
储存器，所述储存器被配置为存储第一算法数据；
缓冲器，所述缓冲器被配置为存储与所述第一算法数据至少部分不同的第二算法数据；以及
控制逻辑，所述控制逻辑被配置为选择性地接收所述第一算法数据和所述第二算法数据。


2.根据权利要求1所述的半导体存储器装置，其中，所述控制逻辑包括：
控制器，所述控制器被配置为输出地址数据，所述地址数据指示存储有要执行的所述第一算法数据或所述第二算法数据的位置；
解复用器，所述解复用器被配置为基于所述控制器而选择性地向所述储存器和所述缓冲器中的一个传送所述地址数据；以及
多路复用器，所述多路复用器被配置为基于所述控制器而向所述控制器选择性地传送所述第一算法数据和所述第二算法数据中的一个。


3.根据权利要求2所述的半导体存储器装置，其中，所述控制器向所述解复用器传送第一状态的DEMUX控制信号，并且所述解复用器基于所述第一状态的DEMUX控制信号而向所述储存器传送所述地址数据。


4.根据权利要求3所述的半导体存储器装置，其中，所述储存器响应于接收到所述地址数据而输出所述第一算法数据。


5.根据权利要求4所述的半导体存储器装置，其中，所述控制器向所述多路复用器传送第一状态的MUX控制信号，并且所述多路复用器基于所述第一状态的MUX控制信号而向所述控制器传送所述第一算法数据。


6.根据权利要求2所述的半导体存储器装置，其中，所述控制器向所述解复用器传送第二状态的DEMUX控制信号，并且所述解复用器基于所述第二状态的DEMUX控制信号而向所述缓冲器传送所述地址数据。


7.根据权利要求6所述的半导体存储器装置，其中，所述缓冲器响应于接收到所述地址数据而输出所述第二算法数据。


8.根据权利要求7所述的半导体存储器装置，其中，所述控制器向所述多路复用器传送第二状态的MUX控制信号，并且所述多路复用器基于所述第二状态的MUX控制信号而向所述控制器传送所述第二算法数据。


9.根据权利要求1所述的半导体存储器装置，其中，所述储存器由只读存储器ROM构成。


10.根据权利要求1所述的半导体存储器装置，其中，所述缓冲器是高速缓存缓冲器。


11.一种半导体存储器装置，该半导体存储器装置包括：
存储器单元阵列，所述存储器单元阵列包括多个存储器单元；
读写电路，所述读写电路被配置为对所述存储器单元阵列执行编程操作、读取操作和擦除操作中的任何一个；
缓冲器，所述缓冲器被配置为存储输入至所述读写电路的数据和从所述读写电路输出的数据中的至少一个；
储存器，所述储存器被配置为存储第一算法数据；以及
控制逻...

【专利技术属性】
技术研发人员：金建佑，朴龙淳，朴元善，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国;KR