时钟生成器和生成扩展频谱时钟信号的方法技术

一种时钟生成器和生成扩展频谱时钟（ＳＳＣ）信号的方法，其中基于所接收的扩展频谱时钟生成器（ＳＳＣＧ）信号和反馈信号中的一个，可以输出延迟元件阵列（ＤＣＡ）控制信号。基于ＤＣＡ控制信号和多个路径控制信号中的至少一个，可以生成ＳＳＣ信号。基于多个路径控制信号，可以控制ＳＳＣ信号的调制特性。

【技术实现步骤摘要】

本专利技术涉及一种适用于使用两个或更多个时钟频率的系统的可变扩展频谱时钟生成器。
技术介绍
随着计算机时钟信号频率增加，可以提高计算机系统的处理速度。然而，当频率增加时，由于高频率时钟信号生成的电磁干扰(EMI)也会增加。为了防止EMI，可以典型地实现诸如屏蔽和过滤的处理方法，但是需要相当大的费用。扩展频谱技术调制时钟信号频率，以便将集中于特定频率的能量均匀地扩展到较宽的频带上。通过利用扩展频谱技术，能够减小EMI而无需利用具有较高成本的屏蔽和/或滤波方法。通常，改进的锁相环(PLL)可以用来生成扩展频谱时钟信号。然而，由于PLL仅能够处理相对窄的频率范围，因此PLL的使用对于生成扩展频谱时钟信号通常是不理想的。然而，扩展频谱时钟生成器可以用来生成扩展频谱时钟信号。图1是传统的扩展频谱时钟生成器的框图。参考图1，传统的扩展频谱时钟生成器可以包括多个延迟元件11、12...13，每个延迟元件具有控制器CON和延迟单元DEL。传统的扩展频谱时钟生成器也可以包括控制器初始化单元CON INI20来初始“第四”(或第N)延迟元件13的控制器CON的状态，并且包括时钟生成单元CLOCK GEN 30来提供时钟信号到第一延迟元件11的延迟单元DEL。延迟元件11到13可以彼此串联连接，并且传统扩展频谱时钟生成器中的延迟元件可以仅从“在前”或“上游”延迟元件接收信号，并且仅向“在后”和“下游”延迟元件发送该信号。例如，在图1中，第二延迟元件12的延迟单元可以仅从第二延迟元件12的控制器和第一延迟元件11的延迟单元DEL接收信号，并且可以仅向其控制器和和下游或在后第三延迟元件(未示出)的延迟单元DEL发送该信号。因此，可以生成这样的扩展频谱时钟(SSC)信号，其对应于由时钟生成单元30生成的时钟信号。换句话说，当输入具有特定频率的时钟信号时，传统的扩展频谱时钟生成器被设计成输出仅仅单一形式的扩展频谱时钟信号，其中信号的形式典型地预先被确定或通过传统扩展频谱时钟生成器的固定硬件配置来设置。然而，在一个例子中，可能期望在同一系统中经常使用具有不同频率的多个时钟信号。在这种情况下，传统的扩展频谱生成器不能适用于在其现有的配置中处理多个不同时钟频率信号。因此，由于传统扩展频谱时钟生成器的硬件具有固定的形式，因此EMI的减少不能显著地被改进。
技术实现思路
本专利技术的示例实施例涉及一种时钟生成器。该时钟生成器可以包括延迟元件阵列(DCA)控制器，其接收扩展频谱时钟生成器(SSCG)信号和反馈信号中的一个来输出DCA控制信号，SSCG信号确定是否要对输入时钟信号执行扩展频谱处理。该时钟生成器可以包括时钟生成电路，其基于DCA控制信号和多个路径控制信号来输出反馈信号和扩展频谱时钟(SSC)信号，其中可以基于多个路径控制信号来控制SSC信号的调制特性。本专利技术的另一个示例实施例涉及一种时钟生成器。该时钟生成器可以包括DCA控制器，其基于SSCG控制信号和反馈信号中的一个的接收，输出DCA控制信号，SSCG控制信号确定是否要对输入时钟输入信号执行扩展频谱处理。该时钟生成器可以包括时钟生成电路，其基于时钟输入信号和DCA控制信号来输出对应于反馈信号和输入时钟信号的SSC信号。该时钟生成电路可以包括多个延迟元件和多个路径控制单元，每个延迟元件进一步包括控制器和延迟单元。给定延迟元件的给定控制器可以输出从另一个给定延迟元件和给定路径控制单元中的一个接收的控制器信号，并且可以响应于与控制器一起包括在其延迟元件中的对应延迟单元的延迟信号、以及来自包括在另一个延迟元件中的延迟单元的延迟信号，输出另一个控制器信号之一。本专利技术的另一个示例实施例涉及一种时钟生成器。该时钟生成器可以包括DCA控制器，响应于至少SSCG信号而输出DCA控制信号，以及时钟生成电路，基于DCA控制信号和多个路径控制信号而输出SSC信号，其中基于该多个路径控制信号而控制SSC信号的调制特性。包括输出至少响应SSCG信号的DCA控制信号的DCA控制器，和输出基于DCA控制信号和多个路径控制信号的SSC信号的时钟生成电路。基于多个路径控制信号控制SSC信号的调制特性。本专利技术的其他示例实施例涉及一种用于生成具有多个时钟频率的输入时钟信号的SSC信号的电路。该电路包括用于输入具有多个时钟频率的时钟信号的时钟生成器，和输出至少响应SSCG信号的DCA控制信号的DCA控制器。该电路包括输出基于DCA控制信号和多个路径控制信号的SSC信号的扩展频谱时钟生成电路。基于多个路径控制信号控制SSC信号的调制特性。本专利技术的其他示例实施例涉及一种用于生成具有多个时钟频率的输入时钟信号的SSC的扩展时钟生成电路。该电路包括延迟指定时间期间所接收的信号的多个延迟单元，至少一个延迟单元接收输入时钟信号，并且至少一个路径控制单元控制响应多个路径控制信号的在多个延迟单元之间发送的路径信号。该电路生成基于至少多个路径控制信号的SSC，具有基于多个路径控制信号的可控制SSC信号的调制特性。本专利技术的其他示例实施例涉及一种用于生成具有多个时钟频率的输入时钟信号的SSC信号的扩展频谱时钟生成电路。该电路包括多个延迟单元，该延迟单元的至少一个被配置为延迟输入时钟信号，并包括用于接收多个路径控制信号的相应的一个的多个路径控制单元。在一对延迟单元之间排列相应路径控制单单元。该电路生成基于至少多个路径控制信号的SSC，基于多个路径控制信号可控制SSC信号的调制特性。附图说明本专利技术的示例实施例从下面给出的详细描述和附图可以更完全地理解，其中相同的单元由相同的附图标记表示，通过示例说明的方式给出，并且并不只限于本专利技术的示例实施例。图1是传统的扩展频谱时钟生成器的框图。图2是根据本专利技术示例实施例的可变扩展频谱时钟生成器的框图。图3是根据本专利技术另一个示例实施例的可变扩展频谱时钟生成器的框图。图4是阐明根据本专利技术示例实施例的包括在可变扩展频谱时钟生成器中的路径控制单元和延迟元件的配置的框图。图5是阐明根据本专利技术另一个示例实施例的包括在可变扩展频谱时钟生成器中的路径控制单元和延迟元件的配置的框图。图6是根据本专利技术示例实施例的其中有两个信号路径包括在可变扩展频谱时钟生成器中的扩展频谱生成器的框图。具体实施例方式图2是根据本专利技术示例实施例的可变扩展频谱时钟生成器的框图。参考图2，可变扩展频谱时钟生成器200(‘时钟生成器200’)可以包括扩展频谱时钟生成电路205。扩展频谱时钟生成电路205可以包括多个延迟元件211、212、213和214，其中每一个可以包括控制器CON和延迟单元DEL、以及多个路径控制单元221、222和223。时钟生成器200可以包括延迟元件阵列(DCA)控制器CON INI 210和时钟生成器CLOCK GEN 240。第一延迟元件211可以包括控制器CON1和延迟单元DEL1。控制器CON1可以输出利用从第一路径控制单元221接收的第一控制器输出信号C1和从延迟单元DE1接收的第一延迟输出信号D1(‘第一延迟信号D1’)得到的反馈信号C0。延迟单元DEL1输出第一延迟信号D1到第一路径控制单元221和控制器CO1。基于从时钟生成器240接收的周期时钟信号和从控制器CON1接收的反馈信号C0中的一个或两者，可以将第本文档来自技高网...

【技术保护点】
一种时钟生成器，包括：延迟元件阵列（ＤＣＡ）控制器，接收扩展频谱时钟生成器（ＳＳＣＧ）信号和反馈信号中的一个来输出ＤＣＡ控制信号，ＳＳＣＧ信号确定是否要对输入时钟信号执行扩展频谱处理，以及时钟生成电路，基于ＤＣＡ控制信号和多个路径控制信号，输出反馈信号和扩展频谱时钟（ＳＳＣ）信号，其中基于该多个路径控制信号而控制ＳＳＣ信号的调制特性。

【技术特征摘要】
KR 2004-10-5 79197/041.一种时钟生成器，包括延迟元件阵列(DCA)控制器，接收扩展频谱时钟生成器(SSCG)信号和反馈信号中的一个来输出DCA控制信号，SSCG信号确定是否要对输入时钟信号执行扩展频谱处理，以及时钟生成电路，基于DCA控制信号和多个路径控制信号，输出反馈信号和扩展频谱时钟(SSC)信号，其中基于该多个路径控制信号而控制SSC信号的调制特性。2.如权利要求1所述的时钟生成器，其中时钟生成电路包括多个延迟元件，将接收信号延迟给定时间段，以及至少一个路径控制单元，响应于该多个路径控制信号而控制在该多个延迟元件之间发送的信号的路径。3.如权利要求2所述的时钟生成器，其中至少一个延迟元件被布置成相邻于至少一个路径控制单元，或者位于该多个路径控制单元和该多个延迟元件之间。4.如权利要求3所述的时钟生成器，其中该多个延迟元件中的每一个包括控制器和延迟单元，控制器输出从另一个延迟元件和给定路径控制单元中的一个接收的控制器信号，并且响应于包括在其对应的延迟元件中的延迟信号或者包括在另一个延迟元件中的延迟信号而输出另一个控制器信号，以及延迟单元，响应于另一个控制信号，在将延迟信号延迟从为每个延迟元件预先确定的多个延迟时间之一选择的给定延迟时间之后，输出从给定路径控制单元或其他延迟元件接收的延迟信号。5.如权利要求2所述的时钟生成器，其中时钟生成电路包括第一延迟元件，接收时钟生成器的输出信号和来自第二延迟元件和第一路径控制单元中的一个的第二控制器信号，并输出第一控制器信号和第一延迟信号，第N(N为正整数)延迟元件，响应于从给定路径控制单元接收的第N+1延迟信号和第N+1控制器信号而输出第N控制器信号和SSC信号，多个延迟元件，被布置在第一延迟元件和第N延迟元件之间，以及多个路径控制单元，被布置在第一延迟元件和第N延迟元件之间，其中反馈信号是第一到第N+1控制器信号或者第一到第N+1延迟信号中的一个。6.一种时钟生成器，包括DCA控制器，基于SSCG控制信号和反馈信号中的一个的接收，输出DCA控制信号，SSCG控制信号确定是否要对输入时钟输入信号执行扩展频谱处理，以及时钟生成电路，基于时钟输入信号和DCA控制信号，输出对应于反馈信号和输入时钟信号的SSC信号，其中时钟生成电路包括多个延迟元件和多个路径控制单元，每个延迟元件进一步包括控制器和延迟单元，其中给定延迟元件的给定控制器输出从另一个给定延迟元件和给定路径控制单元中的一个接收的控制器信号，并且响应于与控制器一起包括在其延迟元件中的对应延迟单元的延迟信号、以及来自包括在另一个延迟元件中的延迟单元的延迟信号，输出另一个控制器信号之一。7.如权利要求6所述的时钟生成器，其中反馈信号为从该多个控制器中的一个输出的控制器信号和从该多个延迟单元中的一个输出的延迟信号中的一个。8.一种时钟生成器，包括DCA控制器，响应于至少SSCG信号而输出DCA控制信号，以及时钟生成电路，基于DCA控制信号和多个路径控制信号而输出SSC信号，其中基于该多个路径控制信号而控制SSC信号的调制特性。9.如权利要求8所述的时钟生成器，其中时钟生成电路包括多个延迟元件，将接收信号延迟给定时间段，以及至少一个路径控制单元，响应于该多个路径控制信号，控制在该多个延迟元件之间发送的信号的路径。10.如权利要求9所述的时钟生成器，其中至少一个延迟元件被布置成相邻于至少一个路径控制单元，或者位于该多个路径控制单元和该多个延迟元件之间。11.如权利要求10所述的时钟生成器，其中该多个延迟元件中的每一个包括控制器和延迟单元，控制器输出从另一个延迟元件和给定路径控制单元中的一个接收的控制器信号，并且响应于包括在其对应的延迟元件中的延迟信号或者包括在另一个延迟元件中的延迟信号而输出另一个控制器信号，以及延迟单元，响应于另一个控制信号，在将延迟信号延迟从为每个延迟元件预先确定的多个延迟时间之一选择的给定延迟时间之后，输出从给定路径控制单元或其他延迟元件接收的延迟信号。12.如权利要求9所述的时钟生成器，其中DCA控制器响应于SSCG信号和反馈信号中的一个而输出DCA控制信号。13.如权利要求12所述的时钟生成器，其中时钟生成电路包括第一延迟元件，接收时钟生成器的输出信号和来自第二延迟元件和第一路径控制单元中的一个的第二控制器信号，以输出第一控制器信号和第一延迟信号，第N(N为正整数)延迟元件，响应于从给定路径控制单元接收的第N+1延迟信号和第N+1控制器信号而输出第N控制器信号和SSC信号，多个延迟元件，被布置在第一延迟元件和第N延迟元件之间，以及多个路径控制单元，被布置在第一延迟元件和第N延迟元件之间，其中反馈信号是第一...

【专利技术属性】
技术研发人员：金钟勋，赵正显，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：KR[韩国]