数据总线逻辑旁路机制制造技术

提供一种微处理器装置用以执行自我窥探操作。微处理器装置包含输出驱动器逻辑电路以及旁路逻辑电路。输出驱动器逻辑电路被配置用来将被锁存的信号驱动出至总线。旁路逻辑电路是耦合至该被锁存的信号。旁路逻辑电路被配置用来于自我窥探操作期间提供该被锁存的信号作为窥探结果。

【技术实现步骤摘要】

本专利技术主要有关于微电子领域，更详而言之，一种得以将来自易受噪声与传输线效应影响的媒体的经汇流的信号取样的数字装置以及方法。
技术介绍
于目前诸如x86-兼容的微处理器的微处理器中，自/至存储器的异动(亦即读与写异动)是经由系统总线达成。系统总线典型地包含地址信号、数据信号以及控制信号。这些信号，不同系统间有少许差异，提供与总线代理者或类似的装置的通讯以指示请求的异动种类、异动的参数以及用以传输/接收数据。另外，为了快速于总线上传输数据，异动的较佳模式为传输一整条快取线。惟，本领域技术人员可了解到，于区域存储器(亦即“快取(cache)”)中的数据的快取储存会对系统设计者产生显着的一致性问题。这即是为何所有目前的总线规格或协议要求于系统总线上的装置“监听”于总线上发生的异动。若监听到的异动有“命中(hit)”(亦即监听代理者判断它具有异动数据的区域副本)，则总线协议提供程序，藉此以正确数据更新所有存储器。给定的装置不仅需要监听总线上其它装置的异动，亦必须监听其发出至总线的本身的异动。因此，当给定装置输出数据(或地址或控制信号)时，协议要求装置监控(亦即“自我监听”)总线上数据的状态并根据监听到的状态执行特定动作。但本领域技术人员将可理解，当数据传输至总线时，无论点对点或多点，传输线效应、传播效应以及其它噪声来源可能会扰乱并恶化传输数据的状态，使得当数据受到监听时会有错误。即使给定装置可以包含任何数量的已知错误检测与校正机制，这些机制的使用仍为“后见之明”并且对整体总线通过量不利。因此，本专利技术人观察到于自我监听操作中相对于检测并校正总线错误较佳为完全避免错误来源。
技术实现思路
本专利技术于其它说明书中是有关于解决上述问题并对付现有技术的其它问题、缺点与限制。于一实施例中，提供一种微处理器装置用以执行自我窥探操作。微处理器装置包含输出驱动器逻辑电路以及旁路逻辑电路。输出驱动器逻辑电路被配置用来将被锁存的信号驱动出至总线。旁路逻辑电路是耦合至该被锁存的信号。旁路逻辑电路被配置用来于自我窥探操作期间提供该被锁存的信号作为窥探结果。另一实施例考虑一种总线接口。总线接口具有输出驱动器逻辑电路、输入接收器逻辑电路以及旁路逻辑电路。输出驱动器逻辑电路将被锁存的信号驱动至总线。输入接收器逻辑电路是耦合至该总线并感应该总线的值。旁路逻辑电路是耦合至该被锁存的信号。旁路逻辑电路于自我窥探操作期间提供该经该被锁存的信号作为窥探结果，是提供该被锁存的信号而非该值。又一实施例考虑一种用以执行自我窥探的方法。该方法包含锁存欲驱动出至总线的值；被锁存的值驱动出至该总线；以及提供被锁存的值作为窥探结果取代窥探该总线的状态以判断窥探结果。附图说明本专利技术的这些与其它目的、特征以及优点参照上述实施方式以及附图变得更易明了，附图中图1为描述传统微处理器接口系统的方块图；图2为显示设置于诸如图1的微处理器的传统微处理器中的取样的数据总线逻辑电路以支持需要自我窥探的总线协议；图3为时序图，其显示当执行自我窥探操作时图2的取样数据总线逻辑电路的信号状态；图4为显示根据本专利技术的支持汇流的信号的逻辑旁路的微处理器的方块图；图5为描述根据本专利技术用以执行汇流的信号的逻辑旁路的总线接口逻辑电路的方块图；以及图6为时序图，其显示当执行自我窥探操作时图5的总线接口逻辑电路的信号状态。 100微处理器接口系统101微处理器103总线代理者105系统总线200取样数据总线逻辑电路201输出状态锁存202输出驱动器逻辑电路203输入状态锁存204输入接收器逻辑电路300时序图301数据总线不确定区域302输入不确定区域400接口系统401微处理器403总线代理者405系统总线407总线接口逻辑电路500总线接口逻辑电路501输出状态锁存502输出驱动器逻辑电路503输入状态锁存504输入接收器逻辑电路505逻辑旁路逻辑电路600时序图具体实施方式提供下列说明以使本领域技术人员可制作并使用根据在特定应用背景与其需求内提供的本专利技术。惟，对本领域技术人员而言明显的较佳实施例的各种变更，以及在此界定的广泛的原理是可应用至其它实施例。因此，并非意图限制本专利技术至在此所图示与描述的特定实施例，而应与符合在此揭露的原理及新颖特征的最大范围一致。参照图1，其显示传统微处理器接口系统100的简化方块图。微处理器接口系统100包含微处理器101以及与系统总线105接介的总线代理者103。总线代理者103代表本领域技术人员已知的任何数量的不同类型的装置，如存储器控制器、主机/外围元件互连(PCI)桥接器、芯片组等等。系统总线105包含用以执行数据异动的信号，包含双向地址总线A[35:3]、双向数据总线DATA[63:0]以及多个控制信号。于方块图中，地址总线具有如所示A[35:3]的33个信号以及数据总线具有如所示DATA[63:0]的64个信号，但了解到地址以及数据总线可为独立或多工，并可具有取决于特定配置以及架构的任何数量的信号。本领域技术人员将可自方块图理解到并未显示最低有效地址信号(A[2:0])，因其在允许四倍字细分度(quadword granularity)的配置下并不需要，此种配置是此技术的目前的状态。控制信号包含差动时钟总线BCLK[1:0]、双向地址探针总线ADSTB[1:0](指示于地址总线A[35:3]上地址的有效性)、具有信号REQ[4:0]指明要求的异动的种类的双向要求总线(如存储器码读取、存储器数据读取、存储器线写入、具有位组致能的存储器四倍字写入)、一对数据探针总线DSTBP[3:0]以及DSTBN[3:0]、双向数据总线忙碌信号DBSY(由提供数据于DATA总线上的实体判定(assert))、数据就绪信号DRDY(由所有时钟周期期间内提供数据的装置所判定并且那数据是于DATA总线上传输)以及提供在DATA总线上完成的异动响应的种类(例如无数据、正常数据、内含写回)的响应总线RS[2:0]。于描述的实施例中，RS总线具有如RS[2:0]所示并由总线代理者103所判定的3个信号。几乎于所有目前的微处理器中皆有针对传统微处理器接口系统100所示的信号(但也许有少许变化)。如上述略为提及者，一些微处理器多工地址与数据是在相同的信号群组上，因此提供控制信号以指示目前存在者为数据或地址。其它微处理器利用不同地址或数据总线宽度或替代的控制信号。另外，可于比传统微处理器接口系统100所述的更小尺寸的总线上多工地址及/或数据。又其它配置提供将于接口系统100上互连的两个以上的装置，如方块图中所示者。很重要地是请注意到实质上所有的处理器提供用以与总线代理者或类似的装置通讯的信号以指示何种异动种类被要求、该异动的参数以及传输/接收数据。例如，在x86兼容微处理器中如图1中所示的总线105以及所述的异动操作以及对应信号是在各种参考文件中描述，参考文件其中之一为由汤姆、山力(Tom Sbanley)所著的书名为“完整奔腾处理器4 IA32处理器系统，第一版本(The Unabridged Pentium4 IA32 ProcessorGenealogy，1stEdition)”。于现今的微处理器中，包含微处理器101，数据可根据“四倍抽取(quad-pumped)”的本文档来自技高网...

【技术保护点】
一种微处理器装置，用以执行自我窥探操作，该装置包含：输出驱动器逻辑电路，被配置用来将被锁存的信号驱动出至总线；以及旁路逻辑电路，耦合至该被锁存的信号，并被配置用来于自我窥探操作期间提供该被锁存的信号作为窥探结果。

【技术特征摘要】
US 2005-7-19 60/700,694;US 2006-4-27 11/380,4651.一种微处理器装置，用以执行自我窥探操作，该装置包含输出驱动器逻辑电路，被配置用来将被锁存的信号驱动出至总线；以及旁路逻辑电路，耦合至该被锁存的信号，并被配置用来于自我窥探操作期间提供该被锁存的信号作为窥探结果。2.根据权利要求1所述的微处理器装置，还包括输入接收器逻辑电路，耦合至该总线，并被配置用来感应该总线的值。3.根据权利要求1或2所述的微处理器装置，其中该总线包含x86兼容的点对点总线。4.根据权利要求1或2所述的微处理器装置，其中该总线包含下列之一数据总线、地址总线、控制总线。5.根据权利要求1或2所述...

【专利技术属性】
技术研发人员：达赖厄斯D嘉斯金斯，
申请(专利权)人：威盛电子股份有限公司，
类型：发明
国别省市：71[中国|台湾]