数据传输线的布线方法和使用该方法的印刷线路板组件技术

一种对在ＣＰＵ和ＤＲＡＭ之间的数据传输线进行布线的方法，其中ＣＰＵ包括由一组插针编号标识的ＣＰＵ数据插针，ＤＲＡＭ也包括由一组插针编号标识的ＤＲＡＭ数据插针，该方法包括使用数据传输线连接ＣＰＵ的数据插针和ＤＲＡＭ的数据插针，数据传输线包括比特单位数据传输线，这样比特单位数据传输线不会彼此交叉并且ＣＰＵ数据插针的插针编号和ＤＲＡＭ数据插针的插针编号不匹配。

【技术实现步骤摘要】

本专利技术涉及数据传输线的布线方法，特别是在CPU和SDRAM之间的数据传输线的布线方法。
技术介绍
印刷线路板是在上面安装芯片或其它电子组件的基板。印刷线路板由强化的玻璃纤维或塑料制成，并拥有将各个组件互相连接的铜电路。在系统中处于最重要角色的印刷线路板典型地是指主板或母板，其它处于较弱角色的、被插入主板插槽的印刷线路板典型地是指插件板或卡板。尽管早期的印刷线路板被设计为在其上安装独立的组件，近期的印刷线路板已经被设计为在其上安装超大规模集成电路。在制造印刷线路板时，附着在强化的玻璃纤维或塑料上的铜薄层被涂上光致抗蚀剂。光致抗蚀剂被光照射，照射光穿过过上面具有电路图案的薄层，在光致抗蚀剂上形成电路图案的潜像。潜像被显影，不构成电路图案的任何部分的光致抗蚀剂部分被融解并洗掉。基板被浸入蚀刻槽，不受剩余光致抗蚀剂保护的铜薄层部分被蚀刻掉，从而在铜薄层上形成了与薄层上的电路图案相同的电路图案。计算机的主板拥有用于连接外设模块到总线的连接器。通常，主板上装配有集成电路，例如CPU、存储设备、系统控制器等。CPU、存储设备、系统控制器等执行多种数据处理操作来执行命令。为了做到这点，数据传输线被连接到集成的电路之间来发送和接收大量的数据。数据传输线的代表实例包括CPU和存储设备之间的数据传输线。在串行数据传输中，数据可以在仅仅一条或两条数据传输线上传输，在并行数据传输中，数据通常以字节(例如一个字节包括8比特)为单位在多条数据传输线上传输，数据传输线的数目与每个字节包含的比特数有关。为了在CPU和存储设备之间对数条数据传输线的布线的数据映射和一致性，布线经常被执行来匹配CPU的数据输入输出端的插针编号和存储设备的数据输入输出端的插针编号。然而，当匹配插针编号后对数据传输线进行布线时，由于装配在CPU和存储设备周围的其它组件的存在，数据传输线之间的交叉不可避免地会发生。其结果是，数据传输线通过过孔被绕到基板的后面来防止由于数据传输线的交叉导致的数据传输线的短路。然而，过孔导致了谐波的产生，也就是噪声，因此对数据传输的可靠性产生了不利的影响。此外，通过过孔将数据传输线绕到基板的背面增加了一些比特单位数据传输线(也就是对应一个字节数据传输线中每个比特的数据传输线)的长度，导致一个字节中的比特不能统一地传输。此外，当堆叠多个基板时，基板之间的阻抗差可能导致其它问题。
技术实现思路
本专利技术提供了对在CPU和SDRAM之间的数据传输线进行布线的方法，该方法基于SDRAM的特性，通过对数据传输线进行布线，能够确保数据传输的可靠性且数据传输线彼此之间没有交叉。依照本专利技术的一个方面，提供了对在CPU和DRAM之间的数据传输线进行布线的方法，其中CPU包括由一组插针编号确定的CPU数据插针，DRAM包括由一组插针编号确定的DRAM数据插针，该方法包括使用包括比特单位数据传输线的数据传输线来连接CPU数据插针到DRAM数据插针，这样，比特单位数据传输线不会彼此交叉且不必匹配所有CPU数据插针的插针插针数目和DRAM数据插针插针的插针插针数目。依照本专利技术的一个方面，至少一些比特单位数据传输线从CPU角度看可以组成单一的字节单位的数据传输线，而不管彼此不交叉的所述至少一些比特单位数据传输线从DRAM的角度看是否组成两个还是更多个字节单位的数据传输线。依照本专利技术的另一个方面，提供了对在CPU和SDRAM之间的数据传输线进行布线的方法，其中CPU包括由一组插针编号确定的CPU数据插针，SDRAM包括由一组插针编号确定的SDRAM数据插针，该方法包括使用包括比特单位数据传输线的数据传输线来连接CPU数据插针到SDRAM数据插针，这样，比特单位数据传输线不会彼此交叉且不必把所有CPU数据插针的插针编号与SDRAM数据插针的插针编号相匹配。依照本专利技术的一个方面，彼此不交叉的至少一些比特单位数据传输线从CPU角度看可以组成单一的字节单位的数据传输线，而不管彼此不交叉的所述至少一些比特单位数据传输线从SDRAM的角度看是否组成两个还是更多个字节单位的数据传输线。依照本专利技术的另一个方面，提供了对在CPU和DRAM之间的数据传输线进行布线的方法，其中CPU包括拥有第一种排列的数据插针，DRAM包括拥有不同于第一种排列的第二种排列的插针。该方法包括数据传输线连接拥有第一种排列的CPU数据插针和拥有不同于第一种排列的第二种排列的DRAM数据插针，从而使数据传输线中没有任何两条线交叉。依照本专利技术的另一个方面，一种印刷线路板组件包括印刷线路板；安装在印刷线路板表面的控制器，控制器包括控制拥有第一种排列的数据插针；安装在安装有控制器的印刷线路板表面的存储器，存储器包括拥有不同于第一种排列的第二种排列的存储器数据插针；和连接控制器数据插针和存储器数据插针的数据传输线，从而使数据传输线中没有任何两条线交叉，数据传输线只在安装有控制器和存储器的印刷线路板的表面被提供。本专利技术的其它方面和/或优点将会在下文的描述中部分地加以说明，并且通过下文的描述会变得明显，或可以通过本专利技术的实施得到了解。附图说明通过下文结合附图对实施例的描述，本专利技术的这些和/或其它特性和优势将会变得明显和更加易于理解，附图包括图1显示了CPU和SDRAM之间的连接图；图2显示了图1所示CPU和SDRAM之间连接的字节单位数据传输线，数据传输线与CPU和SDRAM的插针编号相匹配；图3显示了连接在图1和2所示的CPU和SDRAM之间的字节单位数据传输线在匹配了CPU和SDRAM的数据插针编号的情况下产生了交叉，其中SDRAM拥有不同于图1和2中的SDRAM的数据插针排列；以及图4显示了图1、2、3所示的CPU和图3所示的SDRAM之间连接的依照本专利技术的一个实施例的字节单位数据传输线。具体实施例方式以下将对本专利技术的实施例做详细的说明，其实例将会在附图中说明，整个文中相同的参考标号代表相同的元件。下文通过参考附图对实施例进行描述来解释本专利技术。图1显示了CPU102和SDRAM104之间的连接图。SDRAM是DRAM的一种。如图1所示，CPU102和SDRAM104之间连接有用于多种控制信号的线、地址线和数据线。从CPU102发送到SDRAM104的控制信号包括CPU CLOCK(CPU时钟)、CS信号(片选信号，ChipSelect bar)、WE(写使能，Write Enable)、RAS(行地址选通，RowAddress Strobe)、CAS(列地址选通，Column Address Strobe)等。地址信号和数据信号在地址线A0-Am和数据线D0-Dn上传输，其中的n可以是7，对应于8比特字节数据，或是n为15，对应于两个8比特字节数据，或n为23，对应于三个8比特字节数据，或n为31，对应于四个8比特字节数据，等。图2显示了图1所示CPU102和SDRAM104之间连接的字节单位数据传输线，数据传输线与CPU102和SDRAM104的插针编号相匹配。CPU102和SDRAM104的数据输入和输出端以相同的顺序被布置，也就是D0、D1、D2、D3、D4、D5、D6和D7。D0、D1、D2、D3、D4、D5、D6和D7表示拥有不同有效位级别的数据比特，典型地，D0表示最低有效数据位20＝1，本文档来自技高网...

【技术保护点】
一种对在ＣＰＵ和ＤＲＡＭ之间的数据传输线进行布线的方法，其中ＣＰＵ包括由一组插针编号标识的ＣＰＵ数据插针，ＤＲＡＭ包括由该组插针编号标识的ＤＲＡＭ数据插针，所述方法包括：使用包括比特单位数据传输线的数据传输线连接ＣＰＵ数据插针和ＤＲ ＡＭ数据插针，从而使比特单位数据传输线不会彼此交叉，而且不把所有的ＣＰＵ数据插针的插针编号匹配于所有的ＤＲＡＭ数据插针的插针编号。

【技术特征摘要】
KR 2005-9-22 2005-881871.一种对在CPU和DRAM之间的数据传输线进行布线的方法，其中CPU包括由一组插针编号标识的CPU数据插针，DRAM包括由该组插针编号标识的DRAM数据插针，所述方法包括使用包括比特单位数据传输线的数据传输线连接CPU数据插针和DRAM数据插针，从而使比特单位数据传输线不会彼此交叉，而且不把所有的CPU数据插针的插针编号匹配于所有的DRAM数据插针的插针编号。2.根据权利要求1所述的方法，其中所述连接CPU数据插针和DRAM数据插针，包括利用相应的比特单位数据传输线分别连接至少两个CPU数据插针和至少两个DRAM数据插针，从而使所述至少两个CPU数据插针的插针编号不匹配于所述至少两个DRAM数据插针的插针编号。3.根据权利要求1所述的方法，其中至少一些没有彼此交叉的比特单位数据传输线从CPU的角度看组成了单一字节单位的数据传输线，而不管所述至少一些没有彼此交叉的比特单位数据传输线从DRAM的角度看是否组成了两个还是更多个字节单位的数据传输线的部分。4.一种对在CPU和SDRAM之间的数据传输线进行布线的方法，其中CPU包括由一组插针编号标识的CPU数据插针，SDRAM包括由该组插针编号标识的SDRAM数据插针，所述方法包括使用包括比特单位数据传输线的数据传输线连接CPU数据插针和SDRAM数据插针，从而使比特单位数据传输线不会彼此交叉，而且不把所有的CPU数据插针的插针编号匹配于所有的SDRAM数据插针的插针编号。5.根据权利要求4所述的方法，其中所述连接CPU数据插针和SDRAM数据插针，包括利用相应的比特单位数据传输线分别连接至少两个CPU数据插针和至少两个SDRAM数据插针，从而使所述至少两个CPU数据插针的插针编号不匹配于所述至少两个SDRAM数据插针的插针编号。6.根据权利要求4所述的方法，其中至少一些没有彼此交叉的比特单位数据传输线从CPU的角度看组成了单一字节单位的数据传输线，而不管所述至少一些没有彼此交叉的比特单位数据传输线从SDRAM的角度看是否组成了两个还是更多个字节单位的数据传输线的部分。7.一种对在CPU和DRAM之间的数据传输线进行布线的方法，其中CPU包括具有第一种排列的CPU数据插针，DRAM包括具有不同于第一种排列的第二种排列的DRAM数据插针，所述方法包括使用数据传输线连接具有第一种排列的CPU数据插针和具有不同于第一种排列的第二种排列的DRAM数据插针，从而使数据传输线中没有任何一条与任何另外一条数据传输线相交叉。8.根据权利要求7所述的方法，其中所述连接CPU数据插针和DRAM数据插针是按照插针对插针的方式进行，不考虑CPU数据插针的第一种排列和DRAM数据插针的第二种排列。9.根据权利要求7所述的方法，其中CPU数据插针具有由D0-Dn表示的不同的有效位级别，D0-Dn按照第一种顺序排列，这里n≥1；DRAM数据插针也具有由D0-Dn所表示的不同的有效位级别，但D0-Dn按照不同于第一种顺序的第二种顺序来排列；以及利用相应的比特单位数据传输线，至少两个CPU数据插针分别连接到至少两个DRAM数据插针，从而使所述至少两个CPU数据插针的有效位级别不匹配于相对应的所述至少两个DRAM数据插针的有效位级别。10.根据权利要求7所述的方法，其中CPU数据插针具有由D0、D1、D2、D3、D4、D5、D6和D7所表示的不同的有效位级别，D0、D1、D2、D3、D4、D5、D6和D7按照第一种顺序排列；DRAM数据插针也具有由D0、D1、D2、D3、D4、D5、D6和D7所表示的不同的有效位级别，但D0、D1、D2、D3、D4、D5、D6和D7按照不同于第一种顺序的第二种顺序来排列；以及利用相应的比特单位数据传输线，至少两个CPU数据插针分别连接到至少两个DRAM数据插针，从而使所述至少两个CPU数据插针的有效位级别不匹配于相对应的所述至少两个DRAM数据插针的有效位级别。11.根据权利要求10所述的方法，其中使CPU数据插针具有不同有效位级别的第一种排列是按照D0、D1、D2、D3、D4、D5、D6和D7的顺序；以及使DRAM数据插针具有不同有效位级别的第二种排列是按照D1、D0、D5、D4、D6、D7、D2和D3的顺序。12.根据权利要求10所述的方法，其中使用相应的一条数据传输线，将具有由D0表示的有效位级别的CPU数据插针连接到具有由D0表示的有效位级别的DRAM数据插针以外的一个DRAM数据插针上；使用相应的一条数据传输线，将具有由D1表示的有效位级别的CPU数据插针连接到具有由D1表示的有效位级别的DRAM数据插针以外的一个DRAM的数据插针上；使用相应的一条数据传输线，将具有由D2表示的有效位级别的CPU数据插针连接到具有由D2表示的有效位级别的DRAM数据插针以外的一个DRAM的数据插针上；使用相应的一条数据传输线，将具有由D3...

【专利技术属性】
技术研发人员：康龙真，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：KR[韩国]