信息处理设备及在其非易失性存储器中写入数据的方法技术

根据本发明专利技术的信息处理设备包括：通信装置，用于存储通信数据的易失性存储器，用于控制通信装置的通信处理和存储在易失性存储器中的通信数据的第一ＣＰＵ，预先存储有第一ＣＰＵ的程序的ＲＯＭ存储器，用于控制整个设备的第二ＣＰＵ，用于存储第二ＣＰＵ的整体程序的非易失性存储器，预先存储有可由第二ＣＰＵ执行的另一程序的ＲＯＭ存储器，以及适用于操作人员能够可选择地设置通过第二控制器的程序执行是在非易失性存储器中还是在ＲＯＭ存储器中开始的方式的外部输入端子，其中当被激活时，根据外部输入端子的设置选择程序执行开始的地点，并且在ＲＯＭ存储器中存储用于非易失性存储器的整体程序的重写程序。

【技术实现步骤摘要】

本专利技术涉及一种诸如光盘设备之类的信息处理设备和一种用于将数据写入到提供在该信息处理设备中的非易失性存储器的方法。
技术介绍
在诸如光盘设备之类的信息处理设备中，通过在信息处理设备和主计算机之间执行并行数据通信产生数据，并且对获取的数据执行各种类型的信息处理(例如，相对于光盘的写入和读处理)。在信息处理设备中，用于在信息处理设备和主计算机之间执行并行数据通信的程序(以下，称为通信程序)等，存储在ROM存储器中。用于对存储在ROM存储器中的通信程序执行控制操作等的掌管整个设备的程序等(以下，称为整体程序(whole program)，并且通常称作固件(以下，F/W))，存储在非易失性存储器(快闪ROM等)。正常操作中，写入在非易失性存储器中的整体程序，在非易失性存储器上执行，以便执行各种类型的处理。此时，在信息处理中产生的数据被暂时地记录在易失性存储器中(高速缓存存储器SDRAM等)，该数据包括在信息处理设备和主计算机之间的并行数据通信中产生的数据在内。为响应诸如记录DVD(数字化通用光盘)和BD(Blue-ray Disk)之类的新介质，诸如光盘设备之类的信息处理设备越来越先进，由此整个系统不可避免地要增加尺寸。同样，用于控制整个系统的CPU的处理能力在某些情况下是不足的，针对于此的可能的解决办法是增加CPU的速度，利用多个CPU实现并行处理等。实际中，在被CPU常规地控制的整个系统中存在诸如光盘设备之类的某些信息处理设备，以处理负载被多个CPU分配的方式控制整个系统，以便在成本和功耗方面响应更先进的功能。当信息处理设备被制造或修复时，整体程序从主计算机侧写入到信息处理设备的非易失性存储器中。此时，在信息处理设备中，整体程序并未被存储(在制造时)，或者尽管已经被存储，但整体程序的操作是不完整的(在被修复时)。作为另一种解决办法，专利技术了一种信息处理设备，该设备包括用于判断整体程序是否被存储在非易失性存储器中的存储状态判断单元。在该信息处理设备中，用于判断整体程序是否被存储在非易失性存储器中的代码(例如，校验和代码或类似的)嵌入在非易失性存储器的整体程序中，以便存储状态判断单元可由此判断出存储状态。在未审日本专利申请出版No.2001-075796、No.2000-105694、No.2000-010666、No.2002-157137和No.2001-243122中叙述了常规信息处理设备的示例。如前所述，当信息处理设备被制造或修复时，整体程序并未存储在信息处理设备中(在制造时)，或者尽管已经被存储，但是整体程序的操作是不完整的(在修复时)。为处理使用一个CPU(以下，称为1-CPU系统)的常规系统中的情况，推出一种可用的设备结构和方法，其中，在程序执行从ROM存储器中开始的情况下，整体程序可通过并行数据通信从主计算机传送到信息处理设备并被方便易地写入到非易失性存储器中。在使用多个CPU(以下，称为多-CPU系统)的系统的情况下，各个CPU的激活步骤和操作状态会影响其他CPU的操作。因此，在使用包括ROM存储器的CPU(此后，称为第一CPU)和包括非易失性存储器的CPU(以下，称为第二CPU)的系统(以下，称为2-CPU系统)中，根据CPU在系统中的激活步骤和操作状态，会产生以下四个不同的问题。第二CPU被首先激活在非易失性存储器被制造或修复时，第二CPU失控。最后，整个系统不可操作，无法执行任何处理。第一CPU被首先激活由于第一CPU不能访问非易失性存储器，因此无法将整体程序写入到非易失性存储器中、确认写入在非易失性存储器中的整体程序的状态，等等。第一CPU和第二CPU被同时激活在第二CPU影响第一CPU的操作的情况下，第二CPU失控，会影响第一CPU的操作，因此无法确保系统的操作。即便在第二CPU不影响第一CPU的操作的情况下，第一CPU正常地操作，但是，由于不能掌握第二CPU的操作状态，因此也无法确保系统的操作。第一CPU的程序和第二CPU的程序都未被存储，或者尽管已经被存储但是这些程序的操作都不完整当在开发过程中第一CPU的ROM存储器被代之以特别是RAM存储器时，CPU不可避免地失控，这将损坏系统。由于上述问题，在多-CPU系统中，也需要一种能够解决这些问题并使得整体程序容易地写入到非易失性存储器中的设备结构和方法。作为常规1-CPU系统的示例，在图2A所示的光盘设备(信息处理设备)中，以分时(time-sharing)方式处理ROM存储器(IROM)的程序(微代码)和非易失性存储器(快闪ROM)的整体程序(F/W)，这使得一个程序没有必要关注另一程序的操作。但是，在根据本专利技术的图2A所示的2-CPU系统的光盘设备(信息处理设备)中，ROM存储器(IROM)的程序(微代码)和非易失性存储器(快闪ROM)的整体程序(F/W)，由两个CPU独立地并行处理，这使得一个程序有必要关注另一程序的操作。此外，在利用存储状态判断单元判断整体程序是否被存储在非易失性存储器中的方法的情况下，通过在包括用于判断存储状态的存储状态存储单元的信息处理设备中的非易失性存储器的整体程序中嵌入用于判断非易失性存储器的整体程序的存储状态的代码(例如，校验和代码，或类似的)，用于判断存储状态的代码被嵌入在整体程序中的固定位置处。但是，当不希望依据整体程序的结构在任何固定位置处存储用于判断存储状态的代码时，会产生这样的不便，即整体程序不得不被重新配置，或者在整体程序的重配置上施加某些限制。基于所述情况，需要专利技术一种无需将用于判断存储状态的代码存储在任何固定位置处的方法。
技术实现思路
因此，本专利技术的一个主要目的是，在采用多个CPU的系统中，能够以快速的方式将整体程序方便可靠地写入到非易失性存储器中，同时防止CPU失控。本专利技术的另一个主要目的是，在不希望依据整体程序的结构将用于判断整体程序是否被存储的存储状态判断代码固化到某个位置处的情况下，无需重新配置整体程序，或在重新配置整体程序的情况下消除任何限制。为实现上述目的，本专利技术提供下述用于信息处理设备的结构，用于对通过信息处理设备和主计算机之间执行的并行数据通信所获取的通信数据执行信息处理。根据包括ROM存储器的第一CPU和包括非易失性存储器的第二CPU的激活步骤，所提供的作为解决办法的结构不尽相同。第二CPU被首先激活根据本专利技术的信息处理设备包括通信装置，用于在信息处理设备和主计算机之间执行并行数据通信；易失性存储器，用于存储通信数据；第一控制器(CPU)，用于控制通信装置的通信处理和待对存储在易失性存储器中的通信数据执行的信息处理；第一ROM存储器，预先存储有第一控制器的程序；第二控制器(CPU)，用于控制整个设备；非易失性存储器，用于存储第二控制器的整体程序；第二ROM存储器，预先存储有可由第二控制器执行的另一程序；以及外部输入端子，适用于操作人员能够可选择地设置通过第二控制器的程序执行是在非易失性存储器中还是在第二ROM存储器中开始的方式。当信息处理设备被激活时，根据外部输入端子的设置选择程序执行开始的地点。进一步，在第二ROM存储器中存储有用于非易失性存储器的整体程序的重写程序。根据上述结构，在非易失性存储器中没有存储整体程序，或者尽管已经存储但是整体程序的操作本文档来自技高网...

【技术保护点】
一种信息处理设备，用于对通过信息处理设备和主计算机之间的并行数据通信获取的通信数据执行信息处理，包括：通信装置，用于在信息处理设备和主计算机之间执行并行数据通信；易失性存储器，用于存储通信数据；第一控制器（ＣＰＵ）， 用于控制通信装置的通信处理和待对存储在易失性存储器中的通信数据执行的信息处理；第一ＲＯＭ存储器，其中预先存储有第一控制器的程序；第二控制器（ＣＰＵ），用于控制整个设备；非易失性存储器，用于存储第二控制器的整体程序；　 　第二ＲＯＭ存储器，其中预先存储有可由第二控制器执行的另一程序；以及外部输入端子，适用于操作人员能够可选择地设置通过第二控制器的程序执行是在非易失性存储器中还是在第二ＲＯＭ存储器中开始的方式，其中当信息处理设备被激活时， 根据外部输入端子的设置选择程序执行开始的地点。

【技术特征摘要】
JP 2005-8-24 2005-2423291.一种信息处理设备，用于对通过信息处理设备和主计算机之间的并行数据通信获取的通信数据执行信息处理，包括通信装置，用于在信息处理设备和主计算机之间执行并行数据通信；易失性存储器，用于存储通信数据；第一控制器(CPU)，用于控制通信装置的通信处理和待对存储在易失性存储器中的通信数据执行的信息处理；第一ROM存储器，其中预先存储有第一控制器的程序；第二控制器(CPU)，用于控制整个设备；非易失性存储器，用于存储第二控制器的整体程序；第二ROM存储器，其中预先存储有可由第二控制器执行的另一程序；以及外部输入端子，适用于操作人员能够可选择地设置通过第二控制器的程序执行是在非易失性存储器中还是在第二ROM存储器中开始的方式，其中当信息处理设备被激活时，根据外部输入端子的设置选择程序执行开始的地点。2.根据权利要求1所述的信息处理设备，其中，当信息处理设备被激活时，第二控制器首先开始程序执行，同时第一控制器保持停止。3.根据权利要求1所述的信息处理设备，其中，在第二ROM存储器中存储有用于非易失性存储器的整体程序的重写程序。4.一种信息处理设备，用于对通过信息处理设备和主计算机之间的并行数据通信获取的通信数据执行信息处理，包括通信装置，用于在信息处理设备和主计算机之间执行并行数据通信；易失性存储器，用于存储通信数据；第一控制器(CPU)，用于控制通信装置的通信处理和待对存储在易失性存储器中的通信数据执行的信息处理；ROM存储器，其中预先存储有第一控制器的程序；第二控制器(CPU)，用于控制整个设备；非易失性存储器，用于存储第二控制器的整体程序；第一寄存器，当第二控制器被重设置时(当执行开始时)，程序执行是在非易失性存储器中还是在易失性存储器中开始能够由第一控制器的程序可选择地设置在第一寄存器中；以及第二寄存器，用于第二控制器的执行开始指令能够由第一控制器的程序设置在第二寄存器中，其中在ROM存储器中预先安装有可由第二控制器执行的程序，所述可由第二控制器执行的程序被存储(被复制)到可由第一控制器和第二控制器共享的易失性存储器中，并且第一控制器从通过第一寄存器设置切换到通过第二寄存器设置，以使第二控制器开始程序执行。5.根据权利要求4所述的信息处理设备，其中用于非易失性存储器的整体程序的重写程序被存储在可由第一控制器和第二控制器共享的易失性存储器中并被执行。6.一种信息处理设备，用于对通过信息处理设备和主计算机之间的并行数据通信获取的通信数据执行信息处理，包括通信装置，用于在信息处理设备和主计算机之间执行并行数据通信；易失性存储器，用于存储通信数据；第一控制器(CPU)，用于控制通信装置的通信处理和待对存储在易失性存储器中的通信数据执行的信息处理；第一ROM存储器，其中预先存储有第一控制器的程序；第二控制器(CPU)，用于控制整个设备；非易失性存储器，用于存储第二控制器的整体程序；第二ROM存储器，其中预先存储有可由第二控制器执行的另一程序；以及寄存器，当第二控制器被重设置时，程序执行是在非易失性存储器中还是在第二ROM存储器中开始能够由第一控制器的程序可选择地设置在寄存器中，其中可由第一控制器和第二控制器共享的易失性存储器中设置有表示第二控制器的操作状态的信息，第一控制器读出所述表示第二控制器的操作状态的信息，以便第二控制器的操作状态能够被监控，并且第一控制器根据第二控制器的操作状态改变寄存器的设置以便重设置第二控制器，从而改变通过第二控制器的程序执行开始的地点。7.根据权利要求6所述的信息处理设备，其中，第二ROM存储器中存储有用于非易失性存储器的整体程序的重写程序。8.一种信息处理设备，用于对通过信息处理设备和主计算机之间的并行数据通信获取的通信数据执行信息处理，包括通信装置，用于在信息处理设备和主计算机之间执行并行数据通信；易失性存储器，用于存储通信数据；第一控制器(CPU)，用于控制通信装置的通信处理和待对存储在易失性存储器中的通信数据执行的信息处理；ROM存储器，其中预先存储有第一控制器的程序；第二控制器(CPU)，用于控制整个设备；非易失性存储器，用于存储第二控制器的整体程序；以及外部输入端子，适用于操作人员能够设置第二控制器的整体程序的执行是否开始的方式，其中当信息处理设备被激活时，根据外部输入端子的设置，设置第二控制器的整体程序的执行是否开始。9.根据权利要求8所述的信息处理设备，其中当信息处理设备被激活时，第一控制器和第二控制器同时开始程序执行，并且第二控制器的操作状态影响第一控制器的操作。10.根据权利要求8所述的信息处理设备，其中第一控制器执行用于非易失性存储器的整体程序的重写程序。11.一种信息处理设备，用于对通过信息处理设备和主计算机之间的并行数据通信获取的通信数据执行信息处理，包括通信装置，用于在信息处理设备和主计算机之间执行并行数据通信；易失性存储器，用于存储通信数据；第一控制器(CPU)，用于控制通信装置的通信处理和待对存储在易失性存储器中的通信数据执行的信息处理；第一ROM存储器，其中预先存储有第一控制器的程序；第二控制器(CPU)，用于控制整个设备；非易失性存储器，用于存储第二控制器的整体程序；第二ROM存储器，其中预先存储有可由第一控制器或第二控制器执行的另一程序；第一外部输入端子，适用于操作人员能够可选择地设置通过第一控制器或者第二控制器的程序执行，是在第一ROM存储器中还是在第二ROM存储器中开始或者是在非易失性存储器中还是在第二ROM存储器中开始的方式；以及第二外部输入端子，适用于操作人员能够设置通过第一控制器或第二控制器的程序执行是否开始的方式，其中当信息处理设备被激活时，根据第一外部输入端子的设置选择程序执行开始的地点，并且当信息处理设备被激活时，根据第二外部输入端子的设置选择程序执行是否开始。12.根据权利要求11所述的信息处理设备，其中，在第二ROM存储器中存储有用于非易失性存储器的整体程序的重写程序。13.根据权利要求3所述的信息处理设备，其中所述用于存储在非易失性存储器中的整体程序的重写程序包括，用于判断非易失性存储器的存储状态的存储状态判断单元，并且该存储状态判断单元通过比较固定代码(或固定值)与通过计算公式产生的代码作出判断，所述固定代码作为存储状态判断单元中的ROM被预先存储，所述公式与存储在非易失性存储器中的整体程序相关地被预先设置。14.根据权利要求13所述的信息处理设备，其中，所述存储状态判断单元仅判断预先规定的非易失性存储器的部分区域。15.根据权利要求5所述的信息处理设备，其中所述用于存储在非易失性存储器中的整体程序的重写程序包括，用于判断非易失性存储器的存储状态的存储状态判断单元，并且该存储状态判断单元通过比较固定代码(或固定值)与通过计算公式产生的代码作出判断，所述固定代码作为存储状态判断单元中的ROM被预先存储，所述公式与存储在非易失性存储器中的整体程序相关地被预先设置。16.根据权利要求15所述的信息处理设备，其中，所述存储状态判断单元仅判断预先规定的非易失性存储器的部分区域。17.根据权利要求7所述的信息处理设备，其中所述用于存储在非易失性存储器中的整体程序的重写程序包括，用于判断非易失性存储器的存储状态的存储状态判断单元，并且该存储状态判断单元通过比较固定代码(或固定值)与通过计算公式产生的代码作出判断，所述固定代码作为存储状态判断单元中的ROM被预先存储，所述公式与存储在非易失性存储器中的整体程序相关地被预先设置。18.根据权利要求17所述的信息处理设备，其中，所述存储状态判断单元仅判断预先规定的非易失性存储器的部分区域。19.根据权利要求10所述的信息处理设备，其中所述用于存储在非易失性存储器中的整体程序的重写程序包括，用于判断非易失性存储器的存储状态的存储状态判断单元，并且该存储状态判断单元通过比较固定代码(或固定值)与通过计算公式产生的代码作出判断，所述固定代码作为存储状态判断单元中的ROM被预先存储，所述公式与存储在非易失性存储器中的整体程序相关地被预先设置。20.根据权利要求19所述的信息处理设备，其中，所述存储状态判断单元仅判断预先规定的非易失性存储器的部分区域。21.根据权利要求12所述的信息处理设备，其中所述用于存储在非易失性存储器中的整体程序的重写程序包括，用于判断非易失性存储器的存储状态的存储状态判断单元，并且存储状态判断单元通过比较固定代码(或固定值)与通过计算公式产生的代码作出判断，所述固定代码作为存储状态判断单元中的ROM被预先存储，所述公式与存储在非易失性存储器中的整体程序相关地被预先设置。22.根据权利要求21所述的信息处理设备，其中，所述存储状态判断单元仅判断预先规定的非易失性存储器的部分区域。23.一种数据写入方法，用于将通过信息处理装置和主计算机之间的并行数据通信获取的通信数据写入非易失性存储器中，包括制备通信装置的步骤，通信装置用于在信息处理设备和主计算机之间执行并行数据通信；制备易失性存储器的步骤，易失性存储器用于存储通信数据；制备第一控制器(CPU)的步骤，第一控制器用于控制通信装置的通信处理和待对存储在易失性存储器中的通信数据执行的信息处理；制备第一ROM存储器的步骤，第一ROM存储器中预先存储有第一控制器的程序；制备第二控制器(CPU)的步骤，第二控制器用于控制整个设备；制备非易失性存储器的步骤，非易失性存储器用于存储第二控制器的整体程序；制备第二ROM存储器的步骤，第二ROM存储器中预先存储有可由第二控制器执行的另一程序；制备外部输入端子的步骤，外部输入端子适用于操作人员能够可选择地设置通过第二控制器的程序执行是在非易失性存储器中还是在第二ROM存储器中开始的方式；第一步骤，用于根据外部输入端子的设置判断通过第二控制器的程序执行是在非易失性存储器中还是在第二ROM存储器中开始；以及第二步骤，用于判断出通过第二控制器的程序执行在第二ROM存储器中开始，并执行存储在第二ROM存储器中的另一可执行程序，所述存储在第二ROM存储器中的另一可执行程序不同于非易失性存储器的程序。24.根据权利要求23所述的数据写入方法，其中当信息处理设备被激活时，第二控制器首先开始程序执行同时第一控制器保持停止。25.根据权利要求23所述的数据写入方法，其中，在第二步骤中执行用于整体程序的重写程序。26.一种数据写入方法，用于将通过信息处理装置和主计算机之间的并行数据通信获取的通信数据写入非易失性存储器中，包括制备通信装置的步骤，通信装置用于在信息处理设备和主计算机之间执行并行数据通信；制备易失性存储器的步骤，易失性存储器用于存储通信数据；制备第一控制器(CPU)的步骤，第一控制器用于控制通信装置的通信处理和待对存储在易失性存储器中的通信数据执行的信息处理；制备ROM存储器的步骤，ROM存储器中预先存储有第一控制器的程序；制备第二控制器(CPU)的步骤，第二控制器用于控制整个设备；制备非易失性存储器的步骤，非易失性存储器用于存储第二控制器的整体程序；制备第一寄存器的步骤，当第二控制器被重设置(当执行开始)时，程序执行是在非易失性存储器中还是在易失性存储器中开始能够由第一控制器的程序可选择地设置在第一寄存器中；制备第二寄存器的步骤，第二控制器的执行开始指令能够由第一控制器的程序设置在第二寄存器中；第一步骤，第一控制器将预先安装在ROM存储器中的、可由第二控制器执行的程序存储(复制)到可由第一控制器和第二控制器共享的易失性存储器中；第二步骤，第一控制器在第一寄存器的设置中设置易失性存储器，其中当重设置(当执行开始)时程序执行是在非易失性存储器中还是在易失性存储器中开始能够由第一控制器的程序可选择地设置在第一寄存器中；第三步骤，第一控制器设置第二寄存器以便第二控制器开始程序执行，其中第二控制器的执行开始指令能够由第一控制器的程序设置在第二寄存器中；以及第四步骤，第二控制器执行存储在易失性存储器中的程序。27.根据权利要求26所述的数据写入方法，其中在第一步骤中，在ROM存储器中预先安装可由第二控制器执行的用于非易失性存储器的整体程序的重写程序，并且在第四步骤中，执行用于非易失性存储器的整体程序的重写程序。28.一种数据写入方法，用于将通过信息...

【专利技术属性】
技术研发人员：铃木达夫，铃木奈央子，
申请(专利权)人：松下电器产业株式会社，
类型：发明
国别省市：JP[日本]