高速缓存线存储器及其方法技术

一种存储器（１０），具有：多个存储器单元；串行地址端口（４７），用于接收低电压高频差分地址信号；和串行输入／输出数据端口（５２，５４），用于接收高频低电压差分数据信号。存储器（１０）可工作在两个不同模式（普通模式和高速缓存线模式）的其中一个中。在高速缓存线模式中，存储器能够从单个地址访问全部高速缓存线。当工作在高速缓存线模式中，完全隐藏刷新模式允许进行定时刷新操作。通过在多个子阵列（１５，１７）中的交织，将数据存储在存储器阵列（１４）中。在操作的隐藏刷新模式中，对一个子阵列（１５）进行访问，而同时对另一子阵列（１７）进行刷新。可将两个或多个存储器（１０）链接在一起，以提供高速低功耗存储器系统。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术通常涉及集成电路存储器，更具体而言，涉及具有串行数据和高速缓存线突发(burst)模式的动态随机存取存储器(DRAM)。
技术介绍
DRAM集成电路是本领域所熟知的存储器类型，它依赖电容器来存储用于表示两个逻辑状态的电荷。DRAM集成电路例如被用作为个人计算机和工作站的存储器模块。一般而言，在系统中具有更少的存储器设备已成为趋势。通过使用更宽总线(例如，32位宽的总线)，存储器设备试图实现更高的带宽，以适应更快的处理器。然而，为获得更高带宽而时钟驱动更宽总线会增大功耗，导致系统出现切换噪声问题。因此，需要一种既能够提供更高带宽、又不会增大存储器设备功耗并且不导致由噪声引起的严重问题的DRAM。附图说明以下，通过结合如下附图对本专利技术优选实施例的详细描述，本领域技术人员将能够清楚地理解本专利技术的上述及其他更具体的目标和优点，其中图1以框图形式表示根据本专利技术的集成电路存储器；图2以框图形式表示图1的收发器；图3以框图形式表示图1所示存储器的模式寄存器；图4以框图形式表示用于图1所示存储器的串行地址包结构；图5以框图形式表示用于图1所示存储器的串行数据包结构；以及图6本文档来自技高网...

【技术保护点】
一种用于对具有多个存储器组的集成电路存储器进行访问的方法，包括：提供初始地址，以访问该多个存储器组中的一个；以及在集成电路存储器的单个访问期间基于该初始地址从集成电路存储器对高速缓存线进行串行突发传输。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：佩里H派雷，
申请(专利权)人：飞思卡尔半导体公司，
类型：发明
国别省市：US[美国]