高速缓冲存储器管理系统和方法技术方案

本发明专利技术公开了一种用于二维数据处理特别是同时进行坐标转换的二维图像处理的高速缓冲存储器方法及其对应的系统。所述方法使用宽且快速的主高速缓冲存储器（ＰＣＭ）和深度较深的次高速缓冲存储器（ＳＣＭ），每个高速缓冲存储器具有多个储存组以同时访问数据。在从外部处理器系统（ＰＵ１）获得控制参数后，专用的预取逻辑用于从外部存储器获得象素数据，并基于第二控制队列将该数据存储于ＰＣＭ内。所述数据随后准备为特定的块大小和特定的格式，并基于大小优化后的预取主控制队列存储于ＰＣＭ中。准备的数据随后由另一个外部处理器系统（ＰＵ２）读取以进行处理。所述高速缓冲处理器控制逻辑确保在ＰＵ２的输入处数据和控制参数的相干性。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及数字数据处理中的高速缓冲存储器结构和管理，更具体地说，涉及数字图像数据处理中的高速缓冲存储器结构和管理。
技术介绍
由于新计算机系统的专利技术，总是存在着更快的处理器和更快的系统的竞争。更快的处理器的时钟速率以指数的形式增长。自然地，数据和指令的量也在快速增加。在计算机系统中，有存储设备例如ROM(只读存储器)和基于突发的存储设备例如DRAM，具有较高的容量以存储数据和指令。从结构上说，大容量存储器空间深度很深，可使处理器访问存储器中的数据和指令的速度变缓。这个问题产生对更有效的存储器管理以及建立高速缓冲存储器和高速缓冲存储器结构的需求。高速缓冲存储器通常是处理器内部或接近处理器的浅且宽的存储设备，使得处理器能够访问数据并改变数据内容。高速缓冲存储器管理的原理是在可最快访问的存储器设备中保存常用数据和指令的副本，或者最可能被处理器使用的数据和指令的副本。这使得处理器访问数据和指令的速度比访问外部存储器快很多倍。然而，需要注意的是，在这些操作中，高速缓冲存储器和外部存储器内内容的改变应该要一致。这些问题及其硬件和软件特征建立了现有的高速缓冲存储器结构和管理技术。如上所述，高速缓冲存储器保存将来最有可能由处理器访问的数据和地址指针的副本。外部存储器一般在电容中保存数据，并需要刷新周期以补充电容中的电荷以防止数据丢失。然而，典型的高速缓冲存储器使用8个晶体管表示1个比特，并因此而不需要刷新周期。高速缓冲存储器因此具有较外部存储器小的每单位存储空间。因此，高速缓冲存储器包含的数据大大的小于外部存储器。因此，必须谨慎地选择数据和指令以优化高速缓冲存储器的运行。已有各种不同的规范和协议用于优化高速缓冲存储器的运行。最常见的是直接映射、全相联和组相联。这些协议为本领域技术人员熟知。这些协议对计算服务，包括数据处理、网页应用等。Pomerene的美国专利4,295,193提出了一种同时执行编译为多指令码字的指令的计算机。该专利是最早提及高速缓冲存储器、地址生成器、指令寄存器和流水线操作的专利。Matsuo的美国专利4,796,175提出了可从主存储器和指令高速缓冲存储器预取指令的具有指令队列的微处理器。Stiles的美国专利6,067,616提出了一种具有混合高速缓冲存储器结构的分支预测高速缓冲存储器(BCP)方案、全相联浅且宽的第一级BCP、具有部分预测信息的直接映射深且窄的第二级BCP。Frank的美国专利6,654,856提出了一种计算机系统中的高速缓冲存储器管理系统，其中描述了高速缓冲存储器的智能地址循环结构。Liao的美国专利6,681,296提出了一种具有控制单位和高速缓冲存储器的微处理器，可选择性地设置为单一的或分割为锁定且正常的几部分。Arimilli的美国专利6,721,856提出了具有相干状态和系统控制器信息、每个存储行具有不同子条目以用于包含处理器访问序列的不同处理器的高速缓冲存储器。美国专利6,629,188公开了一种具有第一和第二多个存储空间的高速缓冲存储器。美国专利6,295,582公开了一种具有数据一致性并使用顺序的读写命令避免死锁的高速缓冲存储器系统。美国专利6,339,428公开了一种视频图像高速缓冲存储器设备，其中压缩后的纹理信息被接收并解压缩用于纹理运算(texture operation)。美国专利6,353,438公开了一种具有多个纹理图像数据的碎片并将数据直接映射至高速缓冲存储器的高速缓冲存储器结构。上述每个专利技术都具有各自的优点。高效率的高速缓冲存储器结构和策略主要依赖于实际应用。在数字视频应用中，实时且高质量的数字图像处理是本领域的一个难题，特别是需要同时执行非线性坐标转换和详细的二维图像处理。因此需要一种专用的特殊系统，具有独特的优点，可在保持数据一致性的同时提供快速访问。因此，需要针对该实际应用优化高速缓冲存储器结构和高速缓冲存储器管理策略。
技术实现思路
本专利技术的一方面提供一种用于数字数据处理中高速缓冲存储器结构和管理的，特别是用于包括以下部分的装置中的数字图像处理(a)用于存储将被访问的数据和处理后的数据的外部存储器；(b)用于发出控制命令并生成控制参数和所述外部存储器中将被处理的数据的存储器地址的多个处理器单元PU1；(c)用于处理所述数据的多个处理器单元PU2；所述方法使用如下的高速缓冲存储器结构(i)具有较大存储容量、较深的次高速缓冲存储器(SCM)，具有多个储存组，并且每个储存组具有多个存储行以从所述外部存储器读取数据；(ii)具有较小存储容量、较快且较宽的主高速缓冲存储器(PCM)，具有多个储存组，并且每个储存组具有多个存储行，数据由所述PU2从其中读取；(iii)包含控制级和控制队列的控制逻辑，提供预取和高速缓冲存储器相干性；以在从所述PU1接收到地址序列和控制参数后，访问所述外部存储器内的数据，以及准备数据以由所述PU2快速访问和处理。所述方法通过以下步骤获得高速缓冲存储器相干性并隐藏存储器读取滞后(a)基于所述PU2中处理操作的布局和结构识别所述外部存储器中将被处理的数据块；(b)基于步骤(a)的结果产生足够大的次高速缓冲存储器控制队列，并确定所述数据是否在主高速缓冲存储器中出现，以便次高速缓冲存储器在数据被所述PU2处理前及时访问所述外部存储器内的数据；(c)在预设的时钟周期数内同时从所述次高速缓冲存储器的多个储存组中读取输入数据块，并通过解压缩和重新格式化所述数据，从高速缓冲存储器数据结构中提取出外部存储器数据结构，以从所述PU2隐藏外部数据结构，从而加速所述PU2中的数据处理； (d)基于步骤(a)和(b)的结果产生足够大的主高速缓冲存储器控制队列，以在所述PU2需要所述数据之前，将提取出的数据存储在次高速缓冲存储器中；(e)同步所述PU2中数据和控制参数的到达以实现高速缓冲存储器的相干性。另一方面，本专利技术基于上述方法提供一种高速缓冲存储器的系统。本专利技术实施例的各方面及其优点的详细内容将在以下结合附图进行描述。附图说明附图中图1是依据本专利技术的高速缓冲存储器系统的总体结构示意图；图2是依据本专利技术的高速缓冲存储器的细节结构示意图；图3是将被高速缓冲存储的输入数据的块结构示意图；图4是依据本专利技术的主高速缓冲存储器系统的结构示意图；图5是依据本专利技术的次高速缓冲存储器系统的结构示意图；图6是依据本专利技术的高速缓冲存储器系统的逻辑流程图。具体实施例方式下面将结合附图和实施例对本专利技术进行详细描述。本专利技术涉及高速缓冲存储器结构和管理。在本说明书中，给定的实施例是图像处理的同时进行坐标转换。然而，本领域技术人员能够理解本专利技术的范围不限于此实施例。本专利技术涉及任何类型的数字数据处理，其中多个处理器尝试从外部存储器和其他具有任意格式的处理器获取数据和控制参数。特别来说，例如，该申请中介绍的二维(2D)图像转换可以用任何2D数据转换来代替而不脱离本专利技术的范围。因此，在接下来的描述中，本说明书所涉及的数据称为图像象素数据。本说明书将发出关于输入数据的结构和布局的控制参数的多个处理器称作几何引擎。此外，本说明书将多个访问用于操作的数据的处理器称作滤波器引擎，及其对应的操作为滤波操作。图1所示为依据本专利技术计算设备内的高速缓冲存储器系统100的设置的示意图本文档来自技高网...

【技术保护点】
一种用于数字数据处理中高速缓冲存储器结构和管理的方法，特别是用于包括以下部分的装置中的数字图像处理与同时坐标转换：（ａ）用于存储将被访问的数据和处理后的数据的外部存储器；（ｂ）用于发出控制命令并生成控制参数和所述外部存储器中 将被处理的数据的存储器地址的多个处理器单元ＰＵ１；（ｃ）用于处理所述数据的多个处理器单元ＰＵ２；其特征在于，所述方法使用包括如下部分的高速缓冲存储器：（ｉ）具有较大存储容量、较深的次高速缓冲存储器，具有多个储存组，并 且每个储存组具有多个存储行以从所述外部存储器读取数据；（ｉｉ）具有较小存储容量、较快且较宽的主高速缓冲存储器，具有多个储存组，并且每个储存组具有多个存储行，数据由所述ＰＵ２从其中读取；（ｉｉｉ）包含控制级和控制队列的控制逻辑 ，提供预取和高速缓冲存储器相干性；以在从所述ＰＵ１接收到地址序列和控制参数后，访问所述外部存储器内的数据，以及准备数据以由所述ＰＵ２快速访问和处理，其中所述方法通过以下步骤获得高速缓冲存储器相干性并隐藏存储器读取滞后：（ａ） 基于所述ＰＵ２中处理操作的布局和结构识别所述外部存储器中将被处理的数据块；（ｂ）基于步骤（ａ）的结果产生足够大的次高速缓冲存储器控制队列，并确定所述数据是否在主高速缓冲存储器中出现，以便次高速缓冲存储器在数据被所述ＰＵ２处理前及时访 问所述外部存储器内的数据；（ｃ）在预设的时钟周期数内同时从所述次高速缓冲存储器的多个储存组中读取输入数据块，并通过解压缩和重新格式化所述数据，从高速缓冲存储器数据结构中提取出外部存储器数据结构，以从所述ＰＵ２隐藏外部数据结构，从而加 速所述ＰＵ２中的数据处理；（ｄ）基于步骤（ａ）和（ｂ）的结果产生足够大的主高速缓冲存储器控制队列，以在所述ＰＵ２需要所述数据之前，将提取出的数据存储在次高速缓冲存储器中；（ｅ）同步所述ＰＵ２中数据和控制参数的到达以实现高速缓 冲存储器的相干性。...

【技术特征摘要】
【国外来华专利技术】

【专利技术属性】
技术研发人员：弗雷德里克克里斯多佛坎德勒，
申请(专利权)人：奥普提克斯晶硅有限公司，
类型：发明
国别省市：US[美国]