校正时钟占空比的电路及其校正控制方法和装置制造方法及图纸

本发明专利技术涉及存储器芯片时钟校正，具体涉及一种校正时钟占空比的电路及其校正控制方法和装置。该电路包括：时钟延迟校正电路、脉宽生成电路、积分电路、比较器电路和状态机电路；脉宽生成电路、积分电路、比较器电路和状态机电路依次串联在校正输出端和校正控制端之间。本发明专利技术将两路上升沿触发信号作为晶体管通断控制信号触发两路电压信号，使比较器电路通过两路电压信号的电压检测值的差异，实现对某一校正四相时钟信号的相位偏移状态量的检测，进而根据该状态量，使状态机电路输出相应的校正控制信号控制时钟延迟校正电路对原始四相时钟信号进行延迟控制，从而实现了对高速时钟的快速准确的时钟空占比校正。

【技术实现步骤摘要】
校正时钟占空比的电路及其校正控制方法和装置
本专利技术涉及存储器芯片时钟校正，具体涉及一种校正时钟占空比的电路及其校正控制方法和装置。
技术介绍
如图1所示为一种现有的存储器芯片的眼图数据的时钟控制逻辑示意图，在存储器芯片中，PLL(PhaseLockedLoop，相位锁栓回路)倍频电路输出频率为F的高频时钟信号clk_t和clk_c；然后经分频器分频处理，输出四相频率为F/2的时钟信号clk_000、clk_090、clk_180和clk_270；之后由clk_000和clk_090的上升沿产生脉冲信号pul_0，由clk_090和clk_180的上升沿产生脉冲信号pul_1，由clk_180和clk_270的上升沿产生脉冲信号pul_2，由clk_270和clk_000的上升沿产生脉冲信号pul_3，其中各个脉冲信号的脉宽均为四分之一个高频时钟周期；最后由脉冲信号pul_0的高电平放出眼图数据d0，由脉冲信号pul_1的高电平放出眼图数据d1，由脉冲信号pul_2的高电平放出眼图数据d2，由脉冲信号pul_3的高电平放出眼图数据d3。由于眼图数据d0、d1、d2、d3的数据宽度完全取决于脉冲信号pul_0、pul_1、pul_2、pul_3的高电平宽度，也即取决于clk_000、clk_090、clk_180、clk_270之间的相位差。那么当clk_000、clk_090、clk_180、clk_270之间的相位差不是标准的90°时，输出的数据眼图d0、d1、d2、d3的数据宽度就会与标准宽度产生偏差，影响最后的眼图分析结果。因此，如何对高速时钟进行快速准确的时钟空占比校正，是目前亟需解决的技术问题。
技术实现思路
本专利技术的目的是提供一种校正时钟占空比的电路及其校正控制方法和装置，以对高速时钟进行快速准确的时钟空占比校正。本专利技术实施例提供了以下方案：第一方面，本专利技术实施例提供一种校正时钟占空比的电路，包括：时钟延迟校正电路、脉宽生成电路、积分电路、比较器电路和状态机电路；所述时钟延迟校正电路包括用于输入原始四相时钟信号的校正输入端、用于输出校正四相时钟信号的校正输出端和用于输入时钟延迟校正控制信号的校正控制端；所述脉宽生成电路、所述积分电路、所述比较器电路和所述状态机电路依次串联在所述校正输出端和所述校正控制端之间。在一种可能的实施例中，所述积分电路，包括：第一功能模组、第二功能模组和第三功能模组；其中，所述第一功能模组用于生成所述脉宽生成电路输出的第一触发信号对应的第一触发电压信号；所述第二功能模组用于生成所述脉宽生成电路输出的第二触发信号对应的第二触发电压信号；所述第三功能模组用于为所述第一触发电压信号和所述第二触发电压信号提供基准电位点。在一种可能的实施例中，所述第一功能模组包括第一支路，所述第二功能模组包括第二支路，所述第三功能模组包括第三支路；所述第一支路、所述第二支路和所述第三支路并联在存储芯片的工作电压端和公共接地端之间；所述第一支路包括串联连接的第一PMOS管和第一NMOS管；其中，所述存储芯片的第一控制端连接所述第一PMOS管的栅极，所述脉宽生成电路的第一输出端连接所述第一NMOS管的栅极；所述第二支路包括串联连接的第二PMOS管和第二NMOS管；其中，所述存储芯片的第二控制端连接所述第二PMOS管的栅极，所述脉宽生成电路的第二输出端连接所述第二NMOS管的栅极；所述第三支路包括串联连接的第三PMOS管和第三NMOS管；其中，所述公共接地端连接所述第三PMOS管的栅极，所述脉宽生成电路的第三输出端连接所述第三NMOS管的栅极；所述积分电路的第一电压输出端连接在所述第一PMOS管的漏极和所述第一NMOS管的源极之间；所述第一电压输出端还通过第一电容连接所述公共接地端；所述积分电路的第二电压输出端连接在所述第二PMOS管的漏极和所述第二NMOS管的源极之间；所述第二电压输出端还通过第二电容连接所述公共接地端。在一种可能的实施例中，所述积分电路，还包括：第四NMOS管；所述第四NMOS管的源极分别连接所述第一NMOS管的漏极、所述第二NMOS管的漏极和所述第三NMOS管的漏极；所述第四NMOS管的漏极连接所述公共接地端；所述第四NMOS管的源极连接所述存储芯片的第三控制端。在一种可能的实施例中，所述原始四相时钟信号包括：分频器输出的0相位时钟信号、90相位时钟信号、180相位时钟信号和270相位时钟信号；所述校正四相时钟信号包括：0相位校正时钟信号、90相位校正时钟信号、180相位校正时钟信号和270相位校正时钟信号；所述时钟延迟校正控制信号包括：90相位时钟校正控制信号、180相位时钟校正控制信号和270相位时钟校正控制信号。第二方面，本专利技术实施例提供一种基于如第一方面中任一所述校正时钟占空比的电路的校正控制方法，其特征在于，所述方法包括：步骤11，控制校正时钟占空比的电路调整180相位校正时钟信号的延迟，并进行180相位PLL环路锁定操作；步骤12，控制所述校正时钟占空比的电路调整90相位校正时钟信号的延迟，并进行90相位PLL环路锁定操作；步骤13，控制所述校正时钟占空比的电路调整270相位校正时钟信号的延迟，并进行270相位PLL环路锁定操作。在一种可能的实施例中，所述步骤11，包括：步骤21，激活脉宽生成电路，以使所述脉宽生成电路基于0相位时钟校正控制信号和180相位校正时钟信号，生成第一上升沿触发信号和第二上升沿触发信号；步骤22，控制积分电路生成所述第一上升沿触发信号对应的第一触发电压和所述第二上升沿触发信号的第二触发电压，以使比较器电路生成所述第一触发电压和所述第二触发电压的第一比较结果，所述状态机电路基于所述第一比较结果生成对应的180相位时钟校正控制信号，控制时钟延迟校正电路调整所述180相位校正时钟信号的延迟，更新所述180相位校正时钟信号；步骤23，判断所述180相位校正时钟信号是否符合180相位PLL环路锁定判据；步骤24，若不符合所述180相位PLL环路锁定判据，则返回步骤21；若符合所述180相位PLL环路锁定判据，则进行所述180相位PLL环路锁定操作。在一种可能的实施例中，所述步骤12，包括：步骤31，激活脉宽生成电路，以使所述脉宽生成电路基于0相位时钟校正控制信号、180相位校正时钟信号和90相位校正时钟信号，生成第三上升沿触发信号和第四上升沿触发信号；步骤32，控制积分电路生成所述第三上升沿触发信号对应的第三触发电压和所述第四上升沿触发信号的第四触发电压，以使比较器电路生成所述第三触发电压和所述第四触发电压的第二比较结果，所述状态机电路基于所述第二比较结果生成对应的90相位时钟校正控制信号，控制时钟延迟校正电路调整所述90相位校正时钟信号的延迟，更新所述90相位校正时钟信号；步骤33，判断所述90相位校本文档来自技高网...

【技术保护点】
1.一种校正时钟占空比的电路，其特征在于，包括：时钟延迟校正电路、脉宽生成电路、积分电路、比较器电路和状态机电路；/n所述时钟延迟校正电路包括用于输入原始四相时钟信号的校正输入端、用于输出校正四相时钟信号的校正输出端和用于输入时钟延迟校正控制信号的校正控制端；/n所述脉宽生成电路、所述积分电路、所述比较器电路和所述状态机电路依次串联在所述校正输出端和所述校正控制端之间。/n

【技术特征摘要】
1.一种校正时钟占空比的电路，其特征在于，包括：时钟延迟校正电路、脉宽生成电路、积分电路、比较器电路和状态机电路；
所述时钟延迟校正电路包括用于输入原始四相时钟信号的校正输入端、用于输出校正四相时钟信号的校正输出端和用于输入时钟延迟校正控制信号的校正控制端；
所述脉宽生成电路、所述积分电路、所述比较器电路和所述状态机电路依次串联在所述校正输出端和所述校正控制端之间。


2.根据权利要求1所述的校正时钟占空比的电路，其特征在于，所述积分电路，包括：第一功能模组、第二功能模组和第三功能模组；
其中，所述第一功能模组用于生成所述脉宽生成电路输出的第一触发信号对应的第一触发电压信号；所述第二功能模组用于生成所述脉宽生成电路输出的第二触发信号对应的第二触发电压信号；所述第三功能模组用于为所述第一触发电压信号和所述第二触发电压信号提供基准电位点。


3.根据权利要求2所述的校正时钟占空比的电路，其特征在于，所述第一功能模组包括第一支路，所述第二功能模组包括第二支路，所述第三功能模组包括第三支路；
所述第一支路、所述第二支路和所述第三支路并联在存储芯片的工作电压端和公共接地端之间；
所述第一支路包括串联连接的第一PMOS管和第一NMOS管；其中，所述存储芯片的第一控制端连接所述第一PMOS管的栅极，所述脉宽生成电路的第一输出端连接所述第一NMOS管的栅极；
所述第二支路包括串联连接的第二PMOS管和第二NMOS管；其中，所述存储芯片的第二控制端连接所述第二PMOS管的栅极，所述脉宽生成电路的第二输出端连接所述第二NMOS管的栅极；
所述第三支路包括串联连接的第三PMOS管和第三NMOS管；其中，所述公共接地端连接所述第三PMOS管的栅极，所述脉宽生成电路的第三输出端连接所述第三NMOS管的栅极；
所述积分电路的第一电压输出端连接在所述第一PMOS管的漏极和所述第一NMOS管的源极之间；所述第一电压输出端还通过第一电容连接所述公共接地端；
所述积分电路的第二电压输出端连接在所述第二PMOS管的漏极和所述第二NMOS管的源极之间；所述第二电压输出端还通过第二电容连接所述公共接地端。


4.根据权利要求3所述的校正时钟占空比的电路，其特征在于，所述积分电路，还包括：第四NMOS管；
所述第四NMOS管的源极分别连接所述第一NMOS管的漏极、所述第二NMOS管的漏极和所述第三NMOS管的漏极；
所述第四NMOS管的漏极连接所述公共接地端；
所述第四NMOS管的源极连接所述存储芯片的第三控制端。


5.根据权利要求1所述的校正时钟占空比的电路，其特征在于，所述原始四相时钟信号包括：分频...

【专利技术属性】
技术研发人员：刘成，
申请(专利权)人：西安紫光国芯半导体有限公司，
类型：发明
国别省市：陕西;61